ニュース
Intel、10nmの改良版プロセスルールとなる10nm SuperFinをTiger Lake製造で導入
～2021年にはさらなる改良版も
2020年8月13日 22:00
Intelは「Intel Architecture Day 2020」と呼ばれるバーチャルイベントを開催し、8月13日(現地時間)にその内容を発表した。Intel Architecture Dayは、2018年の12月に第1回が開催されたイベントで、Intelが開発している技術やそのロードマップなどを説明するイベントとして行なわれたものだ。今回のIntel Architecture Day 2020はそれに次ぐもので、製造技術、CPU、GPU、そしてロードマップなどに関して詳細な説明が行なわれた。
製造技術関連では、Intelがまもなく発表見通しとしている次世代モバイルプロセッサとなるTiger Lakeで使われる10nmの製造プロセスルールの改良版となる「10nm SuperFin」に関しての説明が行なわれた。
Intelは、22nm世代で導入したFinFETを14nm(第2世代)、10nm(第3世代)と改良して導入してきたが、今回のIntel Architecture Day 2020で「SuperFin」と同社がさらに改良されたFinFETが導入される。SuperFinゲートの改良や、「Super MIM」と呼ばれる新しいキャパシタの導入などにより、トランジスタの性能を大きく引き上げ、かつ消費電力を引き下げる効果があるという。
同社によれば、14nmの改良版となる14nm+や14nm++などはおおむね5%程度の性能向上だったが、今回のSuperFinの導入では約18%の性能向上が実現できるという。これは、同社の同じプロセスノード内での進化としては過去最高の向上率だという。
第3世代のFinFETを搭載した10nmを改良した10nm SuperFin
Intelは2012年に発表された第3世代Coreプロセッサ(開発コードネーム:Ivy Bridge)を製造するために導入された製造プロセスルール「22nm」世代から、当時のIntelの呼び方ではトライ・ゲート・トランジスタ、半導体業界では「FinFET」と呼ばれる3D形状のトランジスタを導入している。
このトライ・ゲート・トランジスタ/FinFETでは、トランジスタの形状が3D構造になっており、トランジスタの制御性を高めるようになっている。3D形状になっているため、電源オン時には電流を最大化して性能を最大限にし、逆に電源がオフの状態では電流を最小化してリーク(漏れ)電力を抑えられる。Intelでは14nmで第2世代のトライ・ゲート・トランジスタ/FinFETを導入し、10nmでは第3世代のFinFETを導入している。今回の発表では10nmにさらに改良されたFinFET(今回はFinFETで統一されているので、以下FinFETとする)を導入することを明らかにした。
Intelの10nmは、元々は2017年の末に計画されていたが、ズルズルと遅れてしまい、2018年にCannon Lakeがわずかに出荷されたものの、大量出荷には至らず、大量出荷できるようになったのは、2019年のCOMPUTEX TAIPEIで発表された第10世代Coreプロセッサー(Ice Lake)まで待つ必要があった。Intel ロジック技術開発担当フェロー 兼 インターコネクト技術/インテグレーション担当部長 ルース・ブレイン氏は「第3世代FinFETでは密度が従来の世代に比較して2.7倍になっている。かなりチャレンジングな取り組みでその結果として導入に手間取ったことは、秘密でもなんでもない」と述べるなど、第3世代のFinFETの導入の困難さが、Intelが10nmの立ち上げに苦労したことの理由の1つだと説明している。
今回発表されたのは、そのIce Lakeに使われていた製造プロセスルールである10nmの改良版となる「10nm SuperFin」だ。14nm世代でIntelは、改良版の製造プロセスルールに関しては「+」(プラス)をつけることで対応しており、14nmでは4回も改良が行なわれたため、14nm+、14nm++、14nm+++、14nm++++となっていて、やや混乱していた。10nmではその表現は止めて、10nm+や10nm++などとは呼ばれずに10nm SuperFinと呼ばれることになる。
従来の10nmと比較して約18%程度の性能向上を実現している10nm SuperFin
ブレイン氏によれば、SuperFinでは新しい素材の導入やゲート構造などの見直しなどが行なわれ、以下のような特徴があるという。
(1)ゲート長の追加により、より多くの電流が流せるようになる
(2)ゲートプロセスの仕組みが改良され、より高いチャネル移動度を実現する
(3)ソース/ドレイン間の結晶構造のエピタキシャル成長をさらに拡張することで、チャネルに流せる電流を増やせる
(4)メタルスタックには新しいSuper MIM(metal insulator metal)キャパシタが導入され、業界標準と比較して5倍の静電容量を実現している。その実現には新しいクラスのHigh-K誘電体素材が活用されている
そうした改良を加えることで、ブレイン氏は「Intelの歴史のなかで、同じノード世代のなかでの改良としては、今回のSuperFinによる性能向上としては過去最高になっている」と述べ、同氏が示したスライドでは14nm世代は約5%程度の性能向上であることを示していたが、今回の10nm SuperFinでは約18%程度と大きな向上を実現していることがわかる。
ブレイン氏は「2021年にはこのSuperFinのさらなる拡張版を導入する。とくにデータセンターからの要求が大きく、チップ間のインターコネクトの性能やトランジスタ性能も求められている」と述べ、2021年に導入される10nm SuperFinの拡張版はデータセンター向け製品にフォーカスしたものになることを明らかにした。
ダイオンウェハを実現する新しいハイブリッドボンディングのテストチップをテープアウト
Intelは近年新しいパッケージ技術に熱心に取り組んでいる。2.5Dの実装を実現するEMIB(Embedded Multi-die Interconnect Bridge)、3Dの実装を実現するFoveros(別記事参照)、さらにそれを組みあわせたCo-EMIB(別記事参照)などを近年は取り組んでおり、EMIBの例としては第8世代CoreプロセッサとAMD Radeonを組みあわせたKaby Lake-G、そしてFoverosの例として第10世代Coreプロセッサとして投入されたLakefield(レイクフィールド、開発コードネーム)などがすでに製品化されている。
今回のIntel Architecture Day 2020で導入されたのは「Hybrid bonding」と呼ばれるチップとチップの結合を、バンプとバンプの間隔が10μm以下にする技術だ。これにより、ウェハの段階でダイとダイを結合させる製造方法が可能になる。Intelによれば、第2四半期中にSRAMでのテストチップのテープアウト(設計が終わり製造へと回される段階のこと)に成功しており、今後実際の製品での製品化にも目処が立ったということだ。
たとえば、今後CPUのウェハの上にSRAMチップを搭載した製品を作ることが可能になる。それにより、巨大なL4キャッシュを持つCPUなどが技術的には可能になる。あるいはDRAMを実装したり、そうした製品も可能になるだけに期待したいところだ。