福田昭のセミコン業界最前線

キオクシア、過去最大容量2TbitのNANDフラッシュをFMSで披露

福田昭

2024年8月23日 16:34

「フューチャー・メモリ・アンド・ストレージ(FMS:Future Memory and Storage)」の会場となったサンタクララコンベンションセンターの外観。2024年8月6日に筆者が撮影したもの

　次世代のメモリとストレージに関する世界最大のイベント「フューチャー・メモリ・アンド・ストレージ(FMS:Future Memory and Storage)」が、2024年8月6日～8日(米国太平洋時間)に米国カリフォルニア州の「サンタクララコンベンションセンター(SCCC:Santa Clara Convention Center)」で開催された。前年2023年までの「フラッシュメモリサミット(FMS:Flash Memory Summit)」を改称したイベントであり、枠組みそのものは変わっていない。

　恒例のキーノート講演では、久しぶりに半導体メモリ大手が出揃った。DRAMの大手ベンダーはSamsung Electronics、SK hynix、Micron Technologyの3社である。この3社はいずれも、フラッシュメモリ大手を兼ねる。ほかにもフラッシュメモリ大手では、キオクシアとWestern Digitalがキーノート講演に参加した。これらの5社は、フラッシュストレージ(SSDやUSBメモリなど)のベンダーでもある。

第8世代(BiCS8)3D NANDとQLCによって2Tbitを実現

　本コラムではまず、国内唯一のフラッシュメモリ大手であるキオクシアによるキーノート講演の注目点と、展示会の出展概要を説明しよう。

　前年のFMSキーノート講演でキオクシアは、第8世代(BiCS8)の3D NANDフラッシュメモリを発表した。このときのシリコンダイ容量は1Tbit、多値記憶技術は3bit/セル(TLC)方式だった。今年は4bit/セル(QLC)方式の多値記憶技術とBiCS8の3D NAND技術を組み合わせた、シリコンダイの記憶容量が2Tbitと大きなNANDフラッシュメモリを披露した。なお開発そのものは、2024年7月3日(日本時間)にニュースリリースで公式発表済みである。

記憶容量が2Tbitと過去最大のNANDフラッシュメモリ(シリコンダイ)。記憶密度は23Gbit/平方mmを超える。スライドの右側は開発をアナウンスしたニュースリリースの抜粋。キオクシアがキーノート講演で発表したスライドから

　講演では、2TbitのNANDフラッシュダイを16枚積層することで1個のパッケージに4TBと大きな記憶容量を収容できること、4TBのパッケージを32個搭載することで記憶容量が128TBと巨大なSSD(Solid State Drive)を実現できることを示していた。

　なおシリコンダイ面積は公表していない。記憶密度を23Gbit/平方mmと仮定して逆算すると、2Tbitダイの面積は約87平方mmとなる。やや大きめであるものの、量産可能な面積だと言える。またTLC方式の1Tbitダイを同様に18Gbit/平方mmを前提に逆算すると、ダイ面積は約56平方mmとなる。同じBiCS8技術でも、TLC品とQLC品のシリコンダイは、まったく違うことが分かる。

2TbitのNANDフラッシュダイを利用した大容量フラッシュストレージ実現への流れ。キオクシアがキーノート講演で発表したスライドから

第9世代は高性能、第10世代は大容量(高密度)を重視して開発

　講演では、次世代3D NANDの開発方向についても示唆していた。

　「第9世代(BiCS9)」は第5世代(BiCS5)および第8世代(BiCS8)をベースに、性能を向上させたものになる。続く「第10世代(BiCS10)」は、第8世代からワード線の積層数をさらに増加させて記憶密度を高めたチップになる模様だ。

NANDフラッシュメモリの開発ロードマップ。横軸はワード線の積層数、縦軸は性能。第9世代(Gen.9)は高性能、第10世代(Gen.10)は大容量(高密度)が開発の方向性であることが分かる。キオクシアがキーノート講演で発表したスライドから

第8世代の記憶密度向上には横方向の微細化が半分近く貢献

　注目すべきは、BiCS8の3D NAND技術に関する解説があったことだ。前年12月の国際学会IEDMでは技術発表があったものの、一般に公開されるのはFMSが初めてだとみられる。前世代である「第6世代(BiCS6)」では、周辺回路(CMOS回路)の上にメモリセルアレイ(セルアレイ)を乗せる「CUA(Circuit Under Array)」技術を採用することで、ワード線積層数の増加とともに記憶密度を高めていた。

　ただし密度向上の観点では、CUA技術にはまだ無駄があった。CMOS回路の上にセルアレイをモノリシック集積するので、セルアレイの周囲に、セルアレイの最上部とCMOS回路を接続する垂直な電極群を必要とする。電極群のシリコン面積は記憶密度を下げる。しかもワード線積層数を増やすと電極群の総数も増加する。

　この無駄を嫌い、BiCS8ではCMOS回路とメモリセルアレイを別々のウェハで作成し、ウェハを張り合わせることにした。この技術を「CBA(CMOS Bonded directory to Array)」と呼んでいる。この技術では、セルアレイの最上部とCMOS回路が対面する。このため、対面部だけで両者の接続が完了する。すなわち密度が高まる。

BiCS6とBiCS8の比較。キオクシアがキーノート講演で発表したスライドから

　さらに、選択ゲート(4列のメモリホールが共有)分離用の溝をダミーのメモリホールではなく、メモリホール群の一部を削るように形成した。ダミーホールを省けるので、横方向の密度が向上する。削られたメモリホールのトランジスタ特性(電流電圧特性)は削られていないメモリホールと変わらず、メモリ特性には影響しない。この技術を「OPS(On Pitch SGD)」と呼んでいる。

BiCS6(上)とBiCS8(下)の選択ゲート(SG)分離手法の違い。BiCS6ではSG分離用の溝をダミーホールの上に形成していた。一方のBiCS8ではメモリホールの間に直接、溝を形成した。一部の選択ゲートは溝によって削られるものの、トランジスタの電流電圧特性は変化しない(右端のグラフ)。キオクシアがキーノート講演で発表したスライドから

　この結果、CBAを含めて横方向の密度をBiCS6と比べて24%高めることができた。ワード線積層数の増加による縦方向の密度向上は26%と比較的ゆるやかだ。ワード線の積層数が218層と他社相当品の238層よりも1割ほど少ないにも関わらず、記憶密度は18Gbit/平方mm以上と他社開発品よりも高い。

BiCS5からBiCS8までのセルアレイおよび周辺回路の断面構造変化と、BiCS8品と他社相当品の比較。キオクシアがキーノート講演で発表したスライドから

立体模型を使ってBiCS8の3D NANDフラッシュ技術を説明

　FMSを構成する重要なイベントに展示会がある。キオクシアを含めた半導体メモリベンダーは、かなり大きな展示ブースを構えるのが通例だ。今年もキオクシアは、大きな展示ブースを用意していた。

キオクシアの展示ブース全体。隣(奥側)はSK hynix、さらに奥はMicron Technology、キオクシアの手前はSamsung Electronicsの展示ブースとなっていた。2024年8月6日に筆者が撮影したもの

　3D NANDフラッシュ技術では、BiCS8のCBA技術と、BiCS6のCUA技術、BiCS5のCNA(CMOS Next to Array)技術の違いを箱型の模型によって説明するとともに、218層のBiCS8技術によるTLCチップとQLCチップをメモリスルーホールの立体模型でアピールしていた。

箱型の模型でBiCS8のCBA技術(右端)と、BiCS6のCUA技術(中央)、BiCS5のCNA(CMOS Next to Array)技術(左端)の違いを見せる。2024年8月6日にキオクシアの展示ブースで筆者が撮影したもの

218層のBiCS8技術をイメージしたメモリスルーホールの立体模型。2024年8月6日にキオクシアの展示ブースで筆者が撮影したもの

BiCS8のTLC/QLC品や第2世代のXL-FLASHメモリなどを出品

　このほかパッケージの状態で、フラッシュメモリあるいはフラッシュメモリモジュールを概要説明とともにいくつか展示していた。BiCS8とQLC方式を組み合わせたメモリ(BGA封止、最大容量4TB)、BiCS8とTLC方式を組み合わせたメモリ(BGA封止、最大容量2TB)、第2世代のXL-FLASHメモリ、工業グレードの3D NANDフラッシュメモリ、車載グレードのUFS、SLC方式のNANDフラッシュメモリ、などが興味深かった。

BiCS8の3D NAND技術とQLC方式の多値記憶技術を組み合わせたメモリ。154端子のBGAパッケージに封止した。シリコンダイの記憶容量は1Tbitあるいは2Tbit。メモリの記憶容量は512GB～4TBである。想定用途には人工知能(AI)とマシンラーニング、ニアラインHDD代替、オールフラッシュアレイなどが入る。2024年8月6日にキオクシアの展示ブースで筆者が撮影したもの(以下同)