福田昭のセミコン業界最前線
微細化と高密度化の限界に挑むマイコン/SoCの埋め込みフラッシュ
2018年7月23日 12:07
マイコン(マイクロコントローラ)やSoC(System on a Chip)などが内蔵するフラッシュメモリの微細化と高密度化が、限界に達しようとしている。製造技術の世代(技術ノード)で表現すると40nm世代のフラッシュマイコンで、限界が見えはじめた。
CMOSロジックの微細化に対して、マイコン/SoCが内蔵するフラッシュメモリ(「埋め込みフラッシュメモリ」あるいは「埋め込みフラッシュ」と呼ばれる)の微細化が遅れており、しかも遅れがどんどんひどくなっているのだ。
大手マイコンベンダーのSTMicroelectronicsが2017年12月に国際学会IEDMのショートコースで発表したスライドによると、CMOSロジックの技術ノードが製品化された時期に対して埋め込みフラッシュの技術ノードが製品化された時期はかなり遅れており、しかも過去15年ほどでその遅れがひどくなってきた。
たとえば西暦2000年頃である。180nmの技術ノードが登場した時期だ。この頃、埋め込みフラッシュの製品化時期の遅れはあまりなかった。1年程度で済んでいた。それが130nm～90nmの技術ノードでは、埋め込みフラッシュはCMOSロジックに対して3年～4年ほど、遅れて商業化されるようになる。
CMOSロジックのさらに微細化が進んで65nm～40nmの技術ノードにいたると、埋め込みフラッシュの遅れは約7年にも達するようになった。ここに来て、埋め込みフラッシュの微細化限界が大きな問題となってきた。28nm世代では、埋め込みフラッシュの遅れは約9年とさらに延びた。
さらに次の16/14nm世代にいたってはCMOSロジック半導体は大量生産中であるのに対し、埋め込みフラッシュ、すなわちフラッシュマイコンは製品化の目処がたっていない。
単体フラッシュと埋め込みフラッシュの基本的な違い
フラッシュメモリと言えば、高密度化と大容量化ではほかの半導体メモリの追随を許さず、トップを突っ走っているように思える。ただしそれは、単体(スタンドアロン)のフラッシュメモリ製品の場合である。3D NANDフラッシュ技術に移行する2013年～2015年までは、単体のNANDフラッシュメモリがメモリ製造の微細化をけん引していた。2013年～2014年頃に、NANDフラッシュの技術ノードは15nm前後に達していた。
しかし、マイコンやSoCなどが内蔵するフラッシュメモリ(埋め込みフラッシュメモリ)は、単体のフラッシュメモリとはデバイス技術の成り立ちが根本的に違う。最大の違いは、埋め込みフラッシュメモリは「CMOSロジックのプロセスを流用して製造する」ことにある。「CMOSロジックとのプロセス互換性」あるいは「CMOSロジック互換」などと表現される、この前提が、埋め込みフラッシュメモリのメモリセル構造に独自の工夫を要求する。
その結果、単体のフラッシュとは異なり、埋め込みフラッシュではメモリセル構造に数多くのバリエーションが生まれることとなった。また、独自構造のメモリセルの開発は、製品化時期のタイムラグ(遅れ)と記憶密度の低下をもたらした。
埋め込みフラッシュを実現する2つの記憶技術
埋め込みフラッシュのメモリセル構造には大別すると、2つの流れがある。1つは、浮遊ゲート(フローティングゲート)構造である。周囲と電気的に絶縁されたゲート電極(このため「浮遊ゲート」と呼ぶ)に電荷を蓄積することで、記憶用トランジスタのしきい電圧を変化させ、データを記憶する。
もう1つは、電荷捕獲(チャージトラップ)構造である。ゲート絶縁膜中にわざと欠陥を形成し、電子をその欠陥(「捕獲準位」と呼ぶ)に注入する。このようにして記憶用トランジスタのしきい電圧を変化させ、データを記憶する。
浮遊ゲート技術の埋め込みフラッシュは、単体のフラッシュメモリで量産実績のある「NOR型フラッシュメモリ」とセル構造が近い。既存技術の発展形なので、開発しやすいセル構造だと言える。
またCMOS互換の浮遊ゲート構造をIPベンダーのSST(Silicon Strage Technology)が開発してマイコンベンダーやシリコンファウンダリなどにライセンス供与したことが、埋め込みフラッシュの普及を後押しした。
電荷捕獲技術の埋め込みフラッシュは、単体のフラッシュメモリでは一部のベンダーを除くと、あまり量産実績がない。独自の技術開発が必要となる。このためフラッシュマイコンが普及しはじめた1990年代後半から最近までは、浮遊ゲート構造のメモリセルを採用するベンダーが多かった。
記憶用トランジスタとセル選択用トランジスタの扱い
埋め込みフラッシュのメモリセル構造にはもう1つ、重要なバリエーションがある。記憶用(データ書き込み/消去用)トランジスタとセル選択用(データ読み出し用)トランジスタの実現技術が、メモリセルに対する考え方によって違ってくるのだ。
記憶密度を最優先するメモリセル構造では、記憶用トランジスタとセル選択用トランジスタを1個のトランジスタで兼用する。「1Tセル(「T」はトランジスタの略号)」とも呼ばれている。記憶密度は原理的にはもっとも高く、大容量にしやすい。
ただし読み出し動作、書き込み動作、消去動作のすべてにおいて同じゲート絶縁膜にストレスが加わるので、長期信頼性(書き換えサイクル回数やデータ保存期間など)に制限が加わる恐れが高い。
逆に、記憶用トランジスタとセル選択用トランジスタをべつべつのトランジスタにするメモリセル構造も実用化されている。「2Tセル」とも呼ばれる。セル選択用トランジスタは、CMOSロジックのMOSトランジスタとまったく同じプロセスで作れる。
このセル構造では、書き込み動作と消去動作のときに記憶用トランジスタのゲート絶縁膜にストレスが加わるものの、読み出し動作では記憶用トランジスタのゲート絶縁膜にストレスがほとんど加わらない。記憶密度は低くなるものの、長期信頼性を高い水準で確保しやすい。
さらに、1個のトランジスタのなかでゲート電極を分割し、セル選択用ゲートとデータ記憶用ゲートをべつべつに設けたメモリセル構造が実用化されている。この構造は「スプリットゲート(SG)」と呼ばれており、スプリットゲートを採用したメモリセル構造は「1.5Tセル」と呼ばれることが多い。すでに述べたIPベンダーのSSTは、スプリットゲートの浮遊ゲートセルを先駆的に開発した企業として知られている。
スプリットゲート構造では、記憶密度は2Tセルよりも高くなる。そしてゲート絶縁膜に加わるストレスは、1Tセルに比べると小さい(読み出し動作でのストレスが少ない)。比較的大きな記憶容量を実現可能であるとともに、長期信頼性を確保しやすい。このためフラッシュマイコンでは、1.5Tセルの埋め込みフラッシュが主流となっている。
埋め込みフラッシュの微細化が困難になる理由
本題である微細化に戻ろう。埋め込みフラッシュメモリの微細化を難しくする理由はいくつか存在する。根本的な課題は、データの書き込みと消去に高電圧(高電界)を必要とすることに起因する。高電界の印加を繰り返すと、ゲート絶縁膜が劣化していくのだ。
CMOSロジック回路のMOS FETでは、微細化するときにゲート絶縁膜とゲート電極を薄くする。ここで重要なのは、MOS FETを動かす電圧を微細化とともに下げていることだ。もっとも微細化の係数(スケーリングファクタ)と同じ程度には下げられないものの、基本的なトレンドとしては電源電圧を下げている。このため極端に高い電界とはなりにくい。
ところがフラッシュメモリでは、ロジックと同じ程度にはゲート絶縁膜を薄くできない。ゲート絶縁膜を薄くしても、書き込みと消去に必要な電圧はあまり下がらないのだ。そして仮にゲート絶縁膜を薄くすると、高電界が繰り返し加わることによる劣化が早まる。劣化が進むと、蓄積した電荷がゲート絶縁膜を通過して基板あるいはゲート電極に逃げてしまう。そしてデータ保持不良となる。このため、ゲート絶縁膜をあまり薄くできない。
浮遊ゲート構造の場合は、ゲート電極の構造がロジックのMOSトランジスタと違うという制約もある。ゲート電極が2層構造なので、ゲートの高さ方向の寸法(厚み)がロジックのゲートよりも長くなってしまう。この問題は、CMOSロジックが微細化を進めれば進めるほど、厳しくなる。そして浮遊ゲート構造メモリセルの微細化を困難にする。
22nmノードの壁と16/14nmノードの壁が立ちふさがる
埋め込みフラッシュメモリの微細化をさらに困難にするのが、CMOSロジックの28nmプロセスと16/14nmプロセスで導入した新しいトランジスタ技術である。言い換えるとCMOSロジックのトランジスタが28nm以降で次々と新しい技術を導入したことが、埋め込みフラッシュの微細化限界を40nm世代～28nm世代と考える根拠になっている。
CMOSロジックが28nmプロセスで導入した新しいトランジスタ技術とは、HKMG(高誘電率絶縁膜・金属ゲート)プロセスである(参考記事:GLOBALFOUNDRIES、プロセスロードマップなどの説明会を開催)。ゲート絶縁膜材料とゲート電極材料を変更することで、微細化に伴うゲート絶縁膜のリークを低く保つとともに、トランジスタの性能を向上させた。
実際には28nmのロジック技術ノードでは、既存の多結晶シリコンゲートプロセスと、HKMGプロセスが混在しているので、28nm世代でもHKMGプロセスを使わずに埋め込みフラッシュを内蔵したマイコンやSocなどを製品化できる。
しかし22nm以降の技術ノードでは、今のところはHKMGプロセスが前提となる。このため、HKMGプロセスとの互換性を維持しなければならない。技術的な選択肢としては22nm世代のFD-SOIプロセスと既存の多結晶シリコンゲートを組みわせることも考えられるが、見通しは不透明だ。
そして16/14nmプロセスではトランジスタの形状が大きく変わった。フィン状のチャンネルを導入したFinFETである(参考記事:Intelが振り返るMOSトランジスタの技術革新)。これがさらに高い壁となって、埋め込みフラッシュの微細化を阻んでいる。
65nm世代から16/14nm世代までの埋め込みフラッシュの進化
それでは研究開発レベルでは、埋め込みフラッシュメモリの微細化は過去、どのように進化し、今後についてはどのような可能性があるのだろうか。国際学会で発表された研究成果から、トレンドを探っていこう。
はじめは65nm世代から40nm世代の埋め込みフラッシュメモリ技術である。国際学会では、2010年～2018年と幅広い年代にわたって研究成果が発表されてきた。記憶技術は浮遊ゲート技術と電荷捕獲技術の両方があり、浮遊ゲート技術が多数を占める。トランジスタ構造は2Tセル、1.5Tセル、1Tセルとこれも多彩だ。ただし1Tセルは、40nm世代では発表されなくなっているように見える。
続いて28nm世代以降の埋め込みフラッシュメモリ技術である。28nm世代以降になると、国際学会での発表件数そのものが減ってくる。記憶技術は浮遊ゲート技術と電荷捕獲技術の両方があるものの、発表件数では電荷捕獲技術が多い。浮遊ゲート技術が抱える弱点である、高さ方向の微細化が難しいという要素が効いているのかもしれない。トランジスタ構造はすべてスプリットゲート方式、すなわち1.5Tセルである。
微細化の行き詰まりを示唆するメモリセル縮小の鈍化
埋め込みフラッシュメモリのセル技術は、微細化が進むにつれて多様性を失っているように見える。じつはこの傾向は65nm世代以降ではなく、110nm世代からすでにはじまっていた。
ルネサス エレクトロニクスは2018年5月に国際会議IMWのショートコースで、CMOSロジックが110nm世代から90nm世代、55nm～65nm世代、40nm世代と微細化するにつれて、マイコン向け埋め込みフラッシュメモリのセル技術の種類が減少していくスライドを示していた。
もう1つの傾向は、CMOSロジックの微細化とともに、埋め込みフラッシュのメモリセル面積が相対的に大きくなってきたことである。言い換えると、CMOSロジックの技術世代が進んでも、メモリセル面積がそれほど小さくならないのだ。
メモリセル面積と技術ノードの関係を示す代表的な指標は、設計ルール(F)の2乗とメモリセル面積の比率である。たとえばメモリセル面積がFの2乗の200倍になっていれば、「200F2」と表記する。国際学会で公表されてきたメモリセル面積と技術世代の関係をプロットすると、65nm世代では埋め込みフラッシュのメモリセル面積は「40F2」前後だった。これが40nm世代になると、およそ「45F2」に増える。
そして28nm世代ではメモリセル面積が「65F2」前後、22nm世代では「74F2」、16/14nm世代では「78F2」と一気に増加する。設計ルール(技術ノード)に対する相対値では、埋め込みフラッシュのセル面積は急激に拡大しているのだ。
22nm以降は電荷捕獲のスプリットゲート構造が有力候補
現在のところ、22nm世代以降の埋め込みフラッシュ技術として国際学会で発表されているのは、電荷捕獲技術を使った1.5Tセル(スプリットゲート)技術だけのようだ。22nm技術ではCypress Semiconductorが、16/14nm技術ではルネサス エレクトロニクスがそれぞれ、埋め込みフラッシュ技術を国際学会で発表している。とくにFinFETのロジックプロセスに対応した埋め込みフラッシュ技術は、ルネサスが発表した電荷捕獲構造の埋め込みフラッシュメモリ技術「SG-MONOS」のみである。
それではルネサス以外のマイコンベンダーやSoCベンダーなどは、微細化にどのように対応していくのだろうか。その有力な候補が、埋め込みMRAM(磁気抵抗メモリ)と埋め込みReRAM(抵抗変化メモリ)である。これら次世代の埋め込み不揮発性メモリについては、機会を改めてご説明したい。