Intelが14nm世代による大規模SoC技術の概要を公表

多層金属配線の断面観察像。左がCPU用、右がSoC用である

　Intelは、14nmと半導体業界としては最先端の設計ルールによる大規模SoC(System on a Chip)技術を開発し、その概要をVLSIシンポジウム(「VLSIシンポジウム」の概要は既報を参照)で公表した(講演番号T2.1)。

14nm世代のCPU技術を拡張してSoCに適用

　昨年(2014年)12月に開催された国際会議IEDMで、Intelは14nmの設計ルールによるプロセッサ(CPU)技術を公表していた。CPU技術とSoC技術では、基本的な要素技術はあまり変わらない。すなわち以下のような要素技術である。

1)リソグラフィ:自己整合型ダブルパターニング(SADP)、ArFレーザー液浸露光技術
2)トランジスタ:第2世代のFinFET技術、第4世代のHKMG(高誘電率ゲート絶縁膜、メタルゲート電極)技術、第6世代のひずみシリコン技術
3)多層金属配線:銅配線、低誘電率絶縁膜

　ただし、多層金属配線では技術の変更があった。CPU技術では抵抗と容量によるRC遅延時間の短縮を優先して13層と多層の銅配線やエアギャップ絶縁などを採用していた。これに対してSoC技術では、集積密度を優先した多層金属配線となった。具体的にはエアギャップ絶縁を採用しなかったほか、第1層～第5層までの配線ピッチを詰めている。なおエアギャップに関して論文では触れていない。講演後の質疑応答によってエアギャップを採用していないことが明らかになった。

多層金属配線の設計ルール。左がCPU、右がSoC。SoCは最小ピッチ(52nm)の配線層が4層もある

4種類のトランジスタで広範囲の用途に応える

　またSoC技術では広範囲の用途を対象としているため、アナログや高周波(RF)などに対応しているほか、さまざまなシリコンダイと接続するために1.8VのI/O回路(入出力回路)を用意した。具体的には4種類のトランジスタを準備し、目的に応じて使い分ける。ロジック用トランジスタが2種類(高速タイプと標準タイプ)と、超低電力トランジスタ、1.8VのI/O用トランジスタである。

14nm世代のSoC用トランジスタとそのパラメータ

ロジック用Fin FET(上)とI/O用Fin FET(下)の断面観察像

4GHzと高速に動作するSRAM

　SRAMセルアレイは、用途に応じて3種類を用意した。高密度版(HDC)、低電圧版(LVC)、高性能版(HPC)である。高密度版(HDC)のセル面積は0.0499平方μmで、過去最も小さなSRAMセルだという。低電圧版(LVC)のセル面積は0.0588平方μm、高性能版(HPC)のセル面積は0.0706平方μmである。

　SRAMセルアレイは動作特性も公表した。低電圧版(LVC)のSRAMセルアレイで、4GHzと高い動作周波数を達成している(電源電圧は1.0V)。

SRAMセルの観察像。上から高密度版(HDC)、低電圧版(LVC)、高性能版(HPC)である

低電圧版(LVC)SRAMセルアレイのシュムープロット。電源電圧が1Vのときに、動作周波数は4GHzに達した

　このほか、I/O用トランジスタの長期信頼性についてテスト結果を示した。nチャンネルMOS FETのホットエレクトロン特性は32nm世代および22nm世代と同等、pチャンネルMOS FETのNBTI特性は22nm世代と同じ水準だった。