後藤弘茂のWeekly海外ニュース
Intelの「Broadwell」を支える強力な14nmプロセス
（2014/8/21 12:47）
スペックが高いIntelの14nmトライゲートプロセス
Intelは、今年(2014年)後半から出荷を始める14nmプロセスの概要を明らかにした。Intelにとっては、3Dトランジスタ「トライゲートトランジスタ」の第2世代となる。遅れに遅れた14nmプロセスだが、ベールを脱いだそのスペックは、非常に高かった。トランジスタパフォーマンスや電力については、Intelは大まかな相対数字のスペックしか公表なかったため、よく分からない。しかし、トランジスタのフィーチャサイズの数字だけを見ると、比較的アグレッシブで、ファウンダリの3Dトランジスタと比べても優れている。
Intelは、22nmで3Dトランジスタを製品化したことで経験を積み、その結果、14nmでは3Dトランジスタ技術自体をより進化させた。一例を挙げると、3Dトランジスタでは、フィン型のソース-チャネル-ドレインの高さを制御することが難しい(特にバルク上のFinFETは難しい)。Intelは22nmプロセスではフィンの高さは34nmだったのを、14nmプロセスでは42nmと23%も高くした。そのため、個々の3Dトランジスタの電流駆動能力が大幅に上がったという。また、フィンの間隔も、22nmでは60nmとかなり広く取っていたのを、14nmでは42nmに縮小した。
さらに、トランジスタのサイズの重要な指標であるゲートピッチ(Gate Pitch)とインターコネクトピッチ(InterConnect Pitch)についても大幅に縮小した。縮小幅は32nmから22nmへの微細化の際よりも大きい。こうした改良から予想される14nmプロセスのCPUは、よりチップサイズが小さく、パフォーマンス当たりの電力効率が高く、ピークパフォーマンスも高くできる。Intelの14nmプロセスの個々のパラメータをもう少し詳しく見る前に、まず、3Dトランジスタ自体の構造をさっと振り返ってみたい。
ソース-チャネル-ドレインを平面から立体にした3Dトランジスタ
現在、大半の先端半導体メーカーが20nmより小さなプロセスではFinFET(フィンフェット:Fin Field Effect Transistor)型のトランジスタに移行しようとしている。FinFETと呼ばれるのは、トランジスタがウェハ面からひれ(Fin)のように立ち上がって見えるからだ。FinFETは3Dトランジスタの一形態で、3Dトランジスタではほかにもさまざまな形態が提案されている。
また、IntelはFinFETで、チャネル領域を3方向からゲートで囲むことができるようになったため、自社のFinFETを「トライゲートトランジスタ(Tri-Gate Transistor)」とも呼んでいる。左右の2面だけをゲートとして使う場合はデュアルゲート。狭義のFinFETをデュアルゲートとして、トライゲートをFinFETと区別する場合もある。このほか、全周をゲートで囲むGAA(ゲートオールアラウンド)などもあり、話題の3D NANDフラッシュ技術V-NANDのセルがこの方式を採っている。下はIntelの2010年のInternational Workshop on junction technologyのスライドで、MuGFETはマルチゲートFETの略だ。
そもそも、何が3Dなのか。トランジスタは、ソース、ドレイン、ゲートの各領域間の電位差で動作する。大まかな原理では、ドレインに一定の電圧をかけた状態で、ゲート電極にかける電圧を上げてしきい電圧より高くすると、ソース-ドレイン間のボディに表面反転層、いわゆるチャネルが形成されて電流が流れ始める。このソース-チャネルードレインを立体化するのが3Dトランジスタだ。
従来のプレーナ型の2Dトランジスタでは、シリコン基板の上にゲート電極が配置されている。ゲートが絶縁膜を通して接するシリコン部分に、動作時にチャネルが形成される。ソース-チャネル-ドレインが平面上に並んだ2D構造となっている。
PDF版はこちら
現在のFinFET型の3Dトランジスタは、プレーナ型トランジスタのチャネル部分を縦に起こしたような形をしている。上の図はチャネルの中央部分のラフな断面図だ。乱暴に単純化して例えると、平面のチャネルを、シリコン基板上で立体に起こして、立体化したチャネルをゲートで囲う。これがFinFETだ。図は、チャネルを囲うゲートが3方向あるため、トライゲートとなる。
Intelの14nmプロセスについての記事では、チャネル部分をゲートと呼んで説明している記事もあるが、これは大きく間違えている。ソース領域とドレイン領域の間にあるのはチャネルが生成される領域で、ゲートはチャネルを囲っている部分だ。ゲート自体は、プレーナトランジスタの時からすでにシリコン上の構成されており、その意味では元々3Dだ。FinFETで3Dになったのは、チャネルとその前後のソースとドレインの部分で構成されるフィンだ。フィンの中のチャネル部分はゲートに埋まっており、左右に飛び出している部分がソースとドレインとなる。わかりやすくパースを付けたのが下の図だ。
PDF版はこちら
リーク電流を抑えて性能を上げるFinFET
微細化した現在のバルクプレーナ型トランジスタでは、ゲートの長さが短くなると短チャネル効果(SCE：Short Channel Effect)が問題となる。ゲート長が短くなると、しきい電圧(Vt)が低下し、ゲートに電圧をかけていないオフ状態でも、ソースとドレインの間で電流が流れるサブスレッショルドリーク電流が増大する。プレーナトランジスタでは、この問題のためにゲート長をなかなか短くできなくなっている。実際にはほかにもさまざまな問題があり、バルクでプレーナは限界に達している。
PDF版はこちら
プレーナの根本的な問題の1つは、プレーナトランジスタではチャネルは平面なので、ゲートは1方向からしかチャネルに面していないことにある。ゲートが1面なので、駆動能力は限られ、電子も正孔もない空乏層がチャネルの1面からしかできないため、リーク電流が増えていた。同じプレーナでも、FD-SOI(Fully Depleted Silicon On Insulator)ではチャネルは下のシリコン基板と絶縁され空乏化されるが、通常のバルクトランジスタではそれができない。
それに対して、3Dトランジスタではチャネルを複数の方向からゲートで囲むため、ゲート面積が広くなる。ゲートの接する面積が増えることでチャネルの電流駆動能力が上がる。また、3方向のゲートによってフィンがほぼ空乏化される。短チャネル効果が抑制されサブスレッショルドリーク電流が劇的に抑制される。短チャネル効果を抑制できると、リーク電流を減らすことができるほか、ソースとドレインの間のゲート長を短くできる。
また、チャネルの幅も立体化で狭くできるため、“原理的”にはトランジスタを小型化できる。ここで“原理的”としたのは、実際にはスタンダードセルのトランジスタサイズが小さくならないケースがあるためだ。FinFETでは、FET当たりフィン数を増やしてマルチチャネル化することで、スイッチング性能を上げるが、これがセルサイズの問題と関係する。マルチャネルのFinFETの幅は、フィンピッチにも左右される。
PDF版はこちら
ちなみに、図を見れば分かるように、ゲートとチャネルの間にはゲート絶縁膜(ゲート酸化膜)がある。高誘電率膜/金属ゲート(HKMG：High-k/Metal Gate)材料が使われているのは、この酸化膜部分だ。High-kになると誘電率が高くなるため酸化膜厚を厚くすることができる。すると、ポテンシャル障壁が大きくなり、トンネル効果で抜ける電子を減らし、ゲートリーク電流を減らすことができる。3DトランジスタはHigh-kメタルゲートも組み合わせている。
ここまで3Dトランジスタを説明してきたが、上のほとんどの図はトランジスタに上のM1配線層から接続するコンタクトを省いた図となっている。Intelが提供している3Dトランジスタの電子顕微鏡写真も、コンタクトやメタルレイヤの生成前のものが多い。しかし、実際には、この上にコンタクトが生成されている。ソースドレインのコンタクトを含めると、下のIntelのスライドのようになる。実は、かなり混み合っていることが分かる。
トランジスタの長さを左右する重要な要素
Intelの14nmプロセスの重要なポイントは、3Dトランジスタの構造をさらに強化して、より小さく、より高性能にしたこと。22nmプロセスノードと比べると、フィーチャサイズがどの方向でも大幅にスケールダウンしていることが分かる。
トランジスタのゲートピッチ(Gate Pitch)は22nmプロセスの90nmから14nmプロセスでは70nmへと78%に縮小した。インターコネクトピッチ(InterConnect Pitch)も同様に22nmの80nmから14nmでは52nmへとこれは65%に縮小している。3Dトランジスタでの新しいパラメータであるFinFETのフィンピッチ、つまり隣り合うフィンの間隔は22nmの60nmから14nmの42nmへとこれも70%も縮小している。これらは、いずれもトランジスタのサイズに関わる数字だ。これらの数字が示しているのは、Intelは22nmから14nmで、かなりアグレッシブなスケールダウンをするということだ。
ゲートピッチは、トランジスタの長さを決める重要なパラメータだ。それが、78%に縮小したことは、トランジスタのサイズがそれだけ小さくなることを意味している。ちなみに、ゲートピッチに相当する寸法では、デバイスピッチ(Device Pitch)やトランジスタピッチ(Transistor Pitch)、CPP(Contacted Poly Pitch)なども使われる。これらは、計る場所が異なるものもあるが、いずれも基本的にはゲートの間隔またはコンタクトの間隔、つまりトランジスタの長さに関わるパラメータだ。
Intelの14nmに関する記事では、ゲートピッチをゲート長と誤訳してある記事もあるが、これは間違いだ。ゲート長(Gate Length:Lgate)は、トランジスタのゲート部分の長さを示すパラメータ。それに対して、ゲートピッチは隣り合うコンタクトまたはゲート電極の間隔を示す。両者は全く異なるパラメータだ。
ちなみに、ゲート長はチャネル長(Channel Length)とほぼ同義に使われることがある。また、半導体業界のロードマップの「International Technology Roadmap for Semiconductors(ITRS)」の定義ではゲート長には「Printed Gate Length」と「Physical Gate Length」がある。Printed Gate Lengthはトランジスタのゲート自体の長さで、トランジスタの物理的なレイアウトに影響し、「CD:Critical Dimension」とも呼ばれる。それに対してPhysical Gate Lengthは「Effective Gate Length」とほぼ同義で、ゲートの下の、実際のソースとドレインの間のチャネルの最短部分の長さで、性能に影響する。さらに細かく見ると、レイアウト上のゲート長は「Drawn Gate Length」で、その中の実際のゲート電極自体の長さは「Actual Gate Length」とも呼ばれる。
PDF版はこちら
ゲートピッチのスケーリングが課題となっていた14nm
ゲート長とゲートピッチは異なる部分のパラメータだが、両者には密接な関係がある。ゲートピッチの中にはゲートとその両側のスペーサを含めたデバイスと、ソース/ドレインのコンタクトを収めなければならない。そのため、ゲート長をスケールダウンできなければ、ゲートピッチもスケールダウンできなくなる。
しかし、プレーナ2Dトランジスタではショートチャネル効果の悪化を防ぐためにゲート長を縮めることが難しくなり、トランジスタサイズの縮小が行き詰まりつつあった。そのため、20nmプロセス以降にスケールダウンするための解決策として3Dトランジスタが浮上した(もう1つの解決策はFD-SOI)という経緯がある。つまり、16/14nmからは、FinFETかFD-SOIしか逃げ道がなくなっていた。
PDF版はこちら
Intelの14nmプロセスで、ゲートピッチが22nmより70%台に狭まっていることは、ゲート長も短くなった可能性が高い。FinFETの元々の目的の1つはゲート長の短縮なので、当然の方向だ。とは言え、Intelは22nmプロセスでは、ゲート長(Lgate)は30nm/34nm/40nm(トランジスタの種類によって異なる)と比較的長い。32nmプロセスも30nmであるため、ゲート長自体は変わりがなかった。ところが、ゲートピッチは32nmの112.5nmから22nmでは90nmに縮小している。22nmでは32nmからゲート長はそのままでゲートピッチだけ縮小したことが分かる。
しかし、ゲート長に加えてコンタクトの幅(Contact Width)とスペーサの幅があるため、30nmのゲート長は22nmではかなり窮屈だ。14nmで70nmにゲートピッチが短くなったことは、ゲート長も短くなった可能性が高い。ITRSのロードマップでも、Printed Gate Lengthは2013年の16/14nmノードで28nm、2014年で25nmとなっている。ただし、今回Intelは14nmのゲート長はまだ公開していない。
Intelの14nmのゲートピッチを他社のFinFETと比べると、Samsungの最初のFinFETファミリ「14LPE/14LPP」はCPPが78nm、TSMCの第1世代FinFETプロセスの「16FF」はゲートピッチが90nmだが、後続の「16FF+」はおそらく90nmより縮小する。Intelの14nmのゲートピッチは、ファウンダリの14/16nm世代のプロセスよりも小さいことが分かる。ちなみに、TSMCの16FFは、昨年(2013年)のIEDMの論文を見るとゲート長が30nm/34nmとなっており、ゲート長もIntelの22nm世代と同じだ。
やや複雑なIntelのメタルピッチ
インターコネクトピッチ(InterConnect Pitch)は、メタル配線層の配線の間隔だ。配線の密度を左右する要素で、「メタルピッチ(Metal Pitch)」とも呼ばれる。
メタル配線の間隔は層毎に異なり、IntelではCPUの場合は9層、SoC(System on a Chip)の場合は11層のレイヤを持つ。従来は、トランジスタの話でメタルピッチと言った場合は、最下層のM1(Metal 1)層のピッチ「M1 Pitch」を指していた。しかし、現在では最下層のM1メタルピッチが最も狭いピッチではない場合がある。最近のプロセスでは、M1よりも上のM2以上の層の方がピッチが狭いケースがある。
上はIntelの22nmプロセスのインターコネクトのスペックだ。22nmでは、M1が90nmピッチで、CPU向けプロセスではM2/M3が80nmピッチ、SoC向けプロセスではM2から2～6層が80nmピッチとなっている。つまり、M2の方がM1よりも10nmもピッチが狭い。ちなみに、32nmではM1もM2も112.5nmで変わらない。
下はARMが今年の「International Symposium on Physical Design (ISPD)」の基調講演「Physical Design and FinFETs」で示したスライドだが、これを見るとIntelがロジックプロセスでM2の間隔を狭めている理由がよく分かる。インプットポートを左右するのはM2なので、M2の間隔が重要となる。
ただし、通常、トランジスタの話でメタルピッチと言った場合は、M1層のピッチ「M1 Pitch」を指す。ITRSのロードマップでも、M1ハーフピッチが指標として示される。ここが混乱しやすいところだ。
今回、Intelが14nmプロセスの発表で比較しているのは、ピッチが最小となるM2/M3あたりの配線層のピッチだ。22nmプロセスで80nm、14nmプロセスで52nmとIntelのチャートにはあり、22nmの方は明らかにM2/M3だ。M1層同士のピッチの比較ではない。Intelもちゃんと「Minimum Pitch」という言い方をしている。要注意なのは、14nmの52nmという数字はM1ピッチかどうかはわからない点だ。22nmを見る限り、M1ピッチは52nmよりも間隔が広い可能性が高い。そのため、他社のFinFETプロセスの公開されたスペックと比較する際に、どう比較するかが難しい。
トランジスタのエリアスケーリングは世代毎に50数%を維持
Intelがトランジスタのエリアスケーリングの目安としているのは、ゲートピッチ×メタルピッチの面積だ。ゲートピッチは22nmノードから14nmノードで90nmから70nmへと78%縮小した。これは、32nmノードの112.5nmから22nmへの80%の縮小よりも縮小率が少し高い。
最小のメタルピッチ(M2/M3)はすでに述べたように80nmから52nmへと65%になった。これも、32nmのメタルピッチは112.5nmなので、最小メタルピッチで比較すると32nmから22nmも71%に縮小している。ただし、M1メタルピッチで比較すると32nmから22nmは80%にしか縮小していない。
Intelは、ゲートピッチ×メタルピッチを、ほぼコンスタントに各世代53%に縮小してきたと説明している。しかし、M1メタルピッチで比較すると32nmから22nmのゲートピッチ×メタルピッチの縮小率は64%にしかならない。そのため、Intelが指標としているゲートピッチ×メタルピッチは、M1ピッチではなく、最小メタルピッチであることが分かる。ここはちょっとトリッキーだ。
下のスライドでも、22nmのゲートピッチ×メタルピッチは7,000平方nmの少し上で、90nm(ゲートピッチ)×80nm(最小メタルピッチ)=7,200平方nmであることが分かる。同様に14nmは3,000平方nmと4,000平方nmの間なので、70nm(ゲートピッチ)×52nm(最小メタルピッチ)=3,640平方nmであることが分かる。ライブラリセルに関して言えば、トラックピッチがM3層なら、52nmがセルハイト(Cell Height)を決める数字ということになる。ただし、FinFETの場合はフィンピッチもセルハイトに影響する。
メタルピッチで比較すると優秀なIntelの14nm
他社のメタルピッチは、Samsungの14LPE/14LPPが64nm、TSMCの16FFも64nmで、どちらもM1とその上のピッチが変わらない。M1同士で比較するならIntelの14nmのM1がもし60nmだと仮定するならIntelの方が94%程度と少しだけ狭い。しかし、M2/M3ピッチで比較するならIntelの方が81%と大幅に狭い。ちなみに、Intelの22nm→14nmで、最小メタルピッチの縮小幅が大きいのは、14nmから露光技術でダブルパターニング(Double-Patterning)を採用したためだ。Intelは22nmプロセスでは、80nmピッチでもダブルパターニングを使っていなかった。ちなみに、シングルパターニングの限界と言われているのが80nmピッチだ。
こうして比較すると、ゲートピッチと最小メタルピッチに関しては、Intelの14nm FinFETプロセスは、他社の14/16nm FinFETプロセスよりもスケールダウンしており、スペックがいい。業界の大方の予想よりスペックがよく、追いつきつつあるファウンダリ各社を、数字的には再び引き離すことができる。
ちなみに、現在ではプロセスノードの数字は、単に自社比の“ラベル”のようなものになっている。そのため、細かく各フィーチャサイズのパラメータをチェックしなければ比較ができない。Intelも“16nm”というノード数字だから自社の“14nm”というノード数字より低いという、単純なラベルの比較などはしていない。Intelは、14nmの発表の中で、ゲートピッチ×メタルピッチの比較を根拠として、ロジックエリアに関して、TSMCの16FFプロセス(16FF+ではない)に対しての優位性を語っていた。
実際、従来は、同等のノード数字のプロセスを比較すると、Intelの方がファウンダリよりもセルエリアサイズが大きかったのが、14nm世代で逆転する。Intelは、この点を強く強調していた。ファウンダリ側のスケーリングが緩い一因は、ファウンダリ各社が、FinFETプロセスでは20nmの配線層の多くを流用しているためだ。
FinFETのフィン自体を大幅に改良した14nmプロセス
しかし、Intelの14nmのもっと重要な強化点は、FinFETのフィン自体だ。フィンの間隔であるフィンピッチ(Fin Pitch)と、フィンの高さであるフィンハイト(Fin height)が大幅に改善された点にある。フィンハイトが高くなり駆動能力が上がったため、CPUのような高速ロジックで多用されるマルチチャネルのFinFETで、FET当たりのフィンの数を減らすことが可能になった。
例えば、22nmプロセスでは4フィンで構成していたFETを、14nmでは3フィンで構成することが可能になるかも知れない。Fin/FETを減らすとロジックセル面積を減らし、消費電力を低減することが可能になる。また、フィン間隔が狭まったことで、ライブラリセルの中でのアクティブフィンの数を増やすことも可能になると推測される。
ちなみに、14nmプロセスの記事では、フィンピッチをフィン長と訳してある記事もあるが、これは間違いだ。フィン長は、ソース-チャネル-ドレインの長さで、コンタクトと接する部分も含むため、非常に長い。
フィンの改良点については次の記事で説明するが、フィン当たりの性能が上がり、フィンピッチが狭まるなら、例えば、22nmプロセスでの12トラックセル相当の性能を、14nmでは9トラックセルで実現するといったことも理論上は可能になる。簡単に言えば、14nmでは、チップの性能を保ちながら、より小さくより低消費電力にすることが可能になる。
PDF版はこちら