後藤弘茂のWeekly海外ニュース
AMDが投入する世界初の7nmプロセスGPU
2018年7月3日 16:31
AMDがGPUのプロセス技術競争で先行
「AMDは世界で最初の7nm GPUを投入する」
AMDのLisa Su(リサ・スー)氏(President and CEO, AMD)は、COMPUTEXでの発表会で、7nmへのGPU一番乗りを高らかに宣言した。NVIDIAの7nmの姿が見えない状況で、AMDがGPUのプロセス技術競争では先頭を走っている。
AMDは、7nmでGPUとCPUのどちらも開発しているが、まず、7nmプロセスのハイエンドGPU「Vega」を投入する。7nm版Vegaは、すでに実シリコンチップができあがっており、COMPUTEXでは実機デモも行なわれた。
7nm Vegaベースのコンピュート向けGPU「Radeon Instinct」は、現在サンプル出荷を開始しており、今年(2018年)の後半に製品ローンチを行なう予定だ。グラフィックス向けの7nm GPUも続くことが明らかにされている。
現在の14nmプロセスから7nmプロセスへの移行によって、トランジスタ密度は2倍に、電力効率も2倍になるとAMDは説明する。Vega GPU自体の性能も1.35倍になる。トランジスタ密度が2倍なのに、性能が1.35倍なのは、GPUのダイサイズが小さくなるからだ。
公開されたパッケージから推測すると、ダイサイズは現在の14nm Vega 10の約70%程度と見られ、計算上の性能と一致する。7nmでは、Vegaの後に新GPUアーキテクチャ「Navi」もひかえている。Naviでさらにダイサイズが大きくなる可能性がある。
7nmの性能については、Vegaを製造するGLOBALFOUNDRIESがデータを発表している。GLOBALFOUNDRIESの7nmの最初のプロセスの名称は「7LP」。LPといっても、Low Powerではなく、Leading Performanceの略となっている。7LPは、従来の193nm短波長紫外線レーザー(ArFエキシマレーザー)による液浸マルチパターニング露光プロセスだ。
GLOBALFOUNDRIESの7nmのスペックに沿ったVegaの性能向上
下の図は、GLOBALFOUNDRIESがIEDM2017で発表した性能と電力の比較だ。14nmプロセスと7nmプロセスを比較すると、同じ動作周波数なら電力は55%低減され、同じ電力なら性能は40%以上アップする。AMDが主張する、2倍の電力効率は、学会で発表されたデータとも合致している。
トランジスタの密度についてはどうなのか。トランジスタのフィーチャサイズを、GLOBALFOUNDRIESの14nmと7nmで比較すると下のようになる。トランジスタのミニマムメタルピッチ(最小配線間隔:Minimum Metal Pitch)とコンタクテッドゲートピッチ(ゲート間隔:Gate pitch/CPP)、それにフィンピッチ(フィン間隔:Fin Pitch)の比較だ。GLOBALFOUNDRIESは10nmをスキップしたため、14nm→7nmで大幅に縮小している。ゲートピッチは84/78nmから56nmに、配線のメタルピッチは64nmから40nmに。ゲートピッチとメタルピッチの単純な面積では45%程度となる。
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GLOBALFOUNDRIES自体は、SoC向けには7nmでは6Tのスタンダードセルを提供する。14nmプロセスのスタンダードセルはSoC向けは7.5Tで480nmのセルハイト、7nmプロセスのスタンダードセルは7.5Tで計算上300nm、6Tで240nmとなる。ゲートピッチもシュリンクしているため、スタンダードセルのサイズは、14nm 7.5Tセルに対して、7nm 6Tセルでは大幅に縮小する。
GLOBALFOUNDRIESは、SoCでは7nmにおけるセルサイズの平均は、14nmに対して約36%になると説明している。さまざまな種類のスタンダードセルの平均値だ。ちなみに、6Tセルハイトとなると、スタンダードセル内のルーティングが非常に難しくなる。GLOBALFOUNDRIESは詳細は説明しなかったが、ルーティングに最適化の手法を導入したと発表している。
AMDは、14nmから7nmへの移行で回路密度が2倍になると説明している。AMDは14nmプロセスのGPUでは、7.5Tのスタンダードセルライブラリを使っていた。そのため、7nmで2倍の密度ということは、7nmでもAMDは引き続き7.5Tのスタンダードセルを使うことを意味している可能性が高い。
ちなみに、6Tなら2フィン、7.5Tなら3フィンのスタンダードセルとなる。フィン数の多いほうがゲート面積が広くなり駆動能力が高まる。つまり、トランジスタの性能が上がり、動作周波数も高くしやすい。
Intelと他社のプロセスノード名のずれ
7nmでは、トランジスタの密度が2倍に上がり、同じダイサイズのチップにより多くの回路を詰め込むことが可能になる。電力効率は2倍となり、同じ性能ならトランジスタあたりの電力を半減させることができる。つまり、2倍の密度のチップを、今までと同じ電力で動かすことができる。スペックを聞くかぎりはいいことづくめの7nm Vegaに見える。
ここで出てくる疑問は、7nmプロセスのチップが順調に量産できるのかどうかという点だ。とくに、Intelが10nmプロセスの量産でこれだけ苦しんでいる状況を見ると、他社のプロセスにも疑問符がつく。単純に数字だけを見ると、10nmと7nmでは、7nmのほうが製造面でも難しく見える。しかし、Intel 10nmとGLOBALFOUNDRIES 7nmの両プロセスを技術的に比較すると、数字の印象とは違う姿が見えてくる。
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現在、Intelと他社のプロセスのノード名とフィーチャサイズにはズレが生じている。主因は、ファウンダリ各社が20nmプロセスのバックエンドを基本的に流用して、フロントエンド回りをプレーナトランジスタからFinFETトランジスタに変更したプロセスに16/14nmのノード名をつけたことだ。そのため、Intelの14nmプロセスは、他社の16/14nmよりフィーチャサイズが大幅に小さい。Intel以外のベンダーの10nmは、ちょうどIntelの14nmと10nmの中間程度のサイズとなっている。そのため、同じ10nmで比較すると、下の図のようにIntelのプロセスだけが極端にスケールダウンしている。
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Intelの10nmとGLOBALFOUNDRIESの7nmはほぼ同世代
実際には、Intelの10nmプロセスは、フィーチャサイズ的には、他社の7nmプロセスにきわめて近い。GLOBALFOUNDRIESとTSMCは、7nmノードで2つの異なる種類のプロセスを提供する。最初に、既存の193nm短波長紫外線レーザー(ArFエキシマレーザー)によるマルチパターニング露光プロセスの7nm。その後、EUV(Extreme Ultraviolet)露光版へと移行する。ArF版が今年(2018年)量産で、EUV版が来年(2019年)量産開始の見込みだ。SamsungはArF版7nmはスキップして、EUV版7nmからスタートする。
3社の7nmとIntelの10nmは、スペック的にかなり近い。Intelの10nmはミニマムメタルピッチ(MMP)が36nmで、ゲートピッチが54nm、フィンピッチが34nm。それに対してGLOBALFOUNDRIESの7nmは、ミニマムメタルピッチ(MMP)が40nmで、ゲートピッチが56nm、フィンピッチが30nm。ノード名とは裏腹に、実際にはIntelのほうがフィーチャサイズが小さい。GLOBALFOUNDRIESのほうが小さいのはフィンピッチだけだ。
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TSMCはほぼGLOBALFOUNDRIESと同程度のサイズで、とくにメタルピッチは40nmと2社でそろっている。Samsungの7nmはIntelと同等で、フィンピッチはよりせまい。Samsungは、新しいEUV露光を使うことで微細加工を容易にしているためで、製造スタート時期も少し遅くなる。つまり、非EUVのArF液浸マルチパターニングプロセスでは、Intelの10nmと、GLOBALFOUNDRIESとTSMCの7nmプロセスが並んでおり、そのなかでIntelのフィーチャサイズが小さい。
配線アーキテクチャは昨年(2017年)のIEDMで公開
Intelの10nmとGLOBALFOUNDRIESとTSMCの7nmは、ほとんど同レベルのフィーチャサイズに見えるが、実際にはかなりの違いがある。GLOBALFOUNDRIESの7nmプロセスは、Intelの10nmプロセスと比べると、より大人しいプロセスだ。製造上のハードルとなりそうな要素は、GLOBALFOUNDRIESの7nmのほうがずっと小さい。Intelの10nmのほうがチャレンジが多い。
もう少し詳しく見て行くと、GLOBALFOUNDRIESの7nmとIntelの10nm、両プロセスの違いがより明瞭になる。下は両社のプロセスの配線アーキテクチャの、各メタルレイヤ(配線層)のピッチ(間隔)を比較した図だ。
Intelの10nmプロセスと、GLOBALFOUNDRIESの7nmプロセスのGP版の比較で、各レイヤのメタルピッチ(配線間隔)とゲートピッチ(ゲート間隔)、そしてフィン(Fin)ピッチ(フィン間隔)を比較している。図のもっとも下がFinFETトランジスタのフィンのピッチ、その上がコンタクテッドゲートのピッチ、その上がメタルレイヤのピッチで、最下層配線のM0から最大でM17まで配線レイヤが配置される。
実際には各メタルレイヤは、配線の高さ(厚み)もそれぞれ異なり、ピッチの広い配線ほど配線の厚みも高くなる。しかし、上の図は高さは考慮していない。メタルとゲートの部分については、ピッチだけの比較となっている。ピッチの違いだけを感覚的に掴みやすいように、簡略化した図だ。
また、図では各メタル配線自体の幅は、ピッチの半分の「ハーフピッチ(Half Pitch)」を表している。つまり、80nmピッチのメタルの配線幅は、図中では40nmで描いている。コンタクテッドゲート部分も同様だ。あくまでもメタルピッチを感覚的に示した図として見てほしい。ちなみに、トランジスタのフィンの部分だけは例外的に、フィンのピッチだけでなく、フィンの厚みと高さも図で表している。
メタルレイヤは、上に行くほど急激に太くなる。これは、上位のメタル(配線)は電力供給に使われるためで、大電流を通すために配線自体もピッチも広い。実際には最上層のメタルピッチは図からはみ出してしまうため、図中でははみ出し部分は省いている。
また、実際にはGLOBALFOUNDRIESは、7nmプロセスで高クロック向けのHPC(High Performance Computing)版と、汎用のGP(General Purpose)版の2種類の配線アーキテクチャを公開している。下がGLOBALFOUNDRIESの7nmのHPCとGPの比較だ。Ryzen CPUの場合はおそらくHPC、Radeon GPUの場合はGPをベースとすると推測される。HPC版のほうがメタルレイヤ数が多く、上層のメタルはより太くなっている。
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Intelは10nmプロセスのフィンハイトの発表値を変更
階層型の構造となっているため、メタルレイヤは上の図のように、全レイヤを示すとわかりにくい。そこで、クリティカルなメタルレイヤだけを比較するために、M5(第5層)までの比較をしてみたのが下の図だ。この部分をクローズアップすると、両プロセスの違いが明確になる。
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半導体チップは、最下層がトランジスタなどで、この部分の工程は「FEOL(Front End of Line:基板工程)」と呼ばれる。メタルレイヤはその上に構築され、「BEOL(Back End of Line:配線工程)」と呼ばれる。さらに、現在のプロセスでは、FEOLとBEOLの間に、「MOL(Middle Of the Line)」と呼ばれる工程が挟み込まれている。より微細で複雑になったFEOLとBOELの間をつなぐための新しいレイヤだ。MOLのために、現在はメタルレイヤに、新たにM0レイヤが組み込まれている。
FinからM5までのレイヤを比較すると、GLOBALFOUNDRIESの7nmよりIntelの10nmのほうがアグレッシブにピッチがせまいことがわかる。トランジスタのフィンのピッチだけは、Intel 10nmが34nmに対して、GLOBALFOUNDRIESの7nmは30nmと、GLOBALFOUNDRIESのほうがピッチがせまい。これは、フィンピッチがせまいと寄生容量によってトランジスタの性能が制約されるためと見られる。
ただし、Intelのほうがフィンハイト(Fin height:フィンの高さ)が高い。フィンが高いほうがゲート面積が大きくなり駆動能力が高まる。その反面、フィンの性能が、より難しくなる。Intelは当初、10nmのフィンハイトが53nmになると発表していたが、後の論文では46nmとなっていた。
Intelは10nmのフィンハイトとフィン幅と写真を公開している。それを、GLOBALFOUNDRIESが公開した7nmのフィン写真と比較すると下の図のようになる。GLOBALFOUNDRIESのフィンハイトは、おそらく41nm以上、42nm程度であると推測される。また、フィン幅はIntelよりややせまく見える。
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GLOBALFOUNDRIESの7nmのフィンハイトが、当初は42nm程度であるとすれば、Intelの14nm程度となる。Intel以外のファウンダリでも、製造上ですでに実績のあるフィンハイトだ。言い換えれば、GLOBALFOUNDRIESはFinFETのフィンについては、ピッチをせばめた以外は無理はそれほどしていないように見える。Intelほどチャレンジングではない。ちなみに、Intelの10nmは、最初は53nmハイトのフィンの生成に問題が生じているのではと言われていた。
このように、Intel 10nmとGLOBALFOUNDRIES 7nmでは、FinFETのフィンだけでも、かなりの違いがある。そして、配線にも違いがある。配線では、ピッチが40nmまでか、40nmを切るかが、パターニング技術や配線材料の点で、分かれ目となっている。