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iPhone 9世代の製造技術7nmプロセスがいよいよ本格化
2017年11月15日 11:54
TSMCが7nmの現況を説明
いよいよ7nmプロセスの時代が来る。ファウンダリ最大手の台湾TSMCは、10月24～26日に米サンタクララで開催されたARMの技術カンファレンス「ARM Techcon 2017」で、7nmプロセスの状況などを説明した。
TSMCは液浸露光版の7nmプロセスのステイタスについて次のように説明する。「我々は、7nmプロセスの開発を完了しようとしているところだ。今年(2017年)の第2四半期にすでに7nmのリスク生産(試験的な生産)を開始しており、7nmでは30の顧客が契約済みだ。
年内に15(製品)がテープアウト(設計完了)する予定で、来年(2018年)の中頃までにかけて残り(の製品のテープアウト)が見込まれている」とTSMCのTom Quan氏(Deputy Director, Design Infrastructure Marketing Division, TSMC North America)は説明する。
TSMCの7nmプロセスの顧客の1つがAppleである可能性は高く、その場合、次の「iPhone 9」世代の「A12」SoCは、7nmプロセスとなる。
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では、7nmでは10nmに比べて、飛躍的に性能と省電力とトランジスタ密度が上がるのか。答えはイエスでもノーでもある。それは、TSMCの7nmプロセスには2種類があり、2段階で進化するプランとなっているからだ。10nmから最初の7nmへのジャンプはそれほど大きくはないが、10nmから2世代目の7nmへは大きなジャンプとなる。
TSMCの7nmには、既存のArFエキシマレーザー光源による液浸多重露光版「7FF」と、EUV(Extreme Ultraviolet)露光版「7FF+」の2種類がある。現在、リスク生産に入っているのは、ArF版の7nm 7FFのみだ。TSMCのロードマップでは、昨年(2016年)に10nmを立ち上げ今年から量産、今年に従来露光技術の7nmを立ち上げ来年から量産、来年にはEUV版の7FF+を立ち上げ2019年に量産という、急ピッチのプロセスノードの移行となっている。
TSMCのArF版7nmプロセスは相対的に緩いスペックとなっており、10nmプロセスからの微細化の幅が小さい。TSMCはArF版7nmを緩くすることで、製造立ち上げを容易にし、次のEUV版7nmへとつなげるという2ステップ戦略を取る。つまり、ArF版7nmは、半歩分の微細化で、7nm自体が2ステップで進化するスケジュールになっている。
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16nmの次は7nmがTSMCの主力ノードに
同じ7nmでも、ArF版7nmとEUV版7nmでは、トランジスタの各部のサイズが変わり、スタンダードセルなどの設計も変わる。「7nm +では、(メタル層のうち)数レイヤーがEUVになる。また、トランジスタの性能も向上する。スタンダードセルの密度も上がる。そのため、ダイサイズ(半導体本体の面積)が小さくなる。この7nm +が、7nmの1年後に製造可能になる」とQuan氏は語る。
TSMCの"7nm"というノード数字は、ArF液浸露光の最後のプロセスと、EUVの最初のプロセスという2つの意味を持つことになった。本命は、もちろんEUV版7nmとなる。EUV装置の初期導入コストはかかるものの、最終的にはEUVの方がプロセスが簡略化されコスト面でも利点が出て来るからだ。ArF液浸版7nmに注力するのは、そのための橋渡しとみられる。
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また、今回の説明では、同社の現在の最先端プロセスである10nm(iPhone 8/XのA11を製造)の影が薄れており、TSMCのプロセスノードとしては、7nmが16nmに続く主力ノードになる気配が見えてきた。これは、28nmと16nmが主力ノードになり、その間の20nmの影が薄れたことと似た状況だ。
TSMCが力を注ぐノードは、28nm→16nm→7nm(EUV)と移行する可能性が高い。間の20nmと10nmは、相対的に短命なプロセスとなるだろう。ちなみに、TSMCには“12nm”プロセスもあるが、これは16nmプロセスをベースに6T(6-Track)スタンダードセルライブラリを使ったプロセスであり、技術的には16nmの派生とみなしていい。
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28nmは、多重露光技術やFinFET 3Dを使わないプレーナトランジスタのローコストな世代の最後のプロセス、16nmはArF 2重露光とFinFETで成熟してきた低コスト化が進んでいるプロセス、7nmは最後のArF多重露光からEUVへと移行するプロセス、といった位置づけとみられる。3つのステージがあり、TSMCはそこに集中している。
データセンターをターゲットとした7nm
ARM TechconでのTSMCの発表のポイントは3つ。7nmプロセスが順調であることを改めて明らかにしたこと、7nmではHPC(High Performance Computing)分野にも力を入れることを明確にしたこと、そのためにTSMCは、プロセッサなどのIPのARM、EDAツールのCadenceはもちろん、FPGAのXilinxとも緊密なパートナーシップを組んだこと。
TSMCの7nmベースはすでに15製品がテープアウトに向かっている。順調に行けば、来年の中頃までに7nmチップを搭載した製品が登場することになる。iPhone 9に間に合うスケジュールだ。もっとも、7nmの設計シャトルは昨年中盤から走っており、それを考えると、テープアウト数は相対的には抑えめだ。
TSMCの7nmの重要なポイントは“HPCファースト”になったこと。ここ数世代のTSMCの先端プロセス技術は、“モバイルファースト”で、モバイル機器に向けて先行して提供して来た。
しかし、今回の7nmプロセスでは、TSMCは立ち上げ時からHPC(High Performance Computing)分野を重視することを謳っている。モバイルとHPCが2つの柱として7nmでは並ぶ。なお、TSMCの言うHPCは、スーパーコンピュータだけでなく、データセンターサイドのチップ全般を指している。スーパーコンピュータの世界でのHPCとは意味合いが異なる。
TSMCが再びHPC重視へと転じた背景には、データセンター側の大きな変化の進行がある。2015年頃までのデータセンターは、シングルスレッド性能重視でx86 CPUが支配的で、TSMCの製品が入り込む余地が少なかった。しかし、今後のデータセンターでは、ディープラーニングの台頭やSDN(Software Defined Network)化などさまざまな要素で、コプロセッサやスモールコアサーバーなど、これまでとは異なるプロセッサが重要になってくる。
大型のサーバーCPUは主役の座から、データセンターの要素の1つに降りる。その代わりに、GPUやディープラーニングアクセラレータ、FPGA(Field-Programmable Gate Array)などが浸透しつつあり、メニイスモールコアCPUにもチャンスがある。TSMCはその潮流に対応するために、先端プロセスで再びHPCを最初にサポートしようとしている。
もちろん、モバイルも依然としてTSMCの先端プロセスのターゲットアプリケーションだ。こちらも、ナチュラルインターフェイスやコンテキストアウエアネスなど、ニューラルネットワークの応用が予想される機能の追加により、アクセラレータが必要となる。より多くのトランジスタを載せる必要があり、微細化への牽引力が強い。
TSMCでは、今後の半導体製品の成長市場を、モバイル、HPC、車載、IoT(The Internet of Things)と見なしている。7nm世代は、モバイルとHPCにまず注力するという姿勢だ。
TSMCでは、HPCでの7nm利用のために、HPCに最適化した設計ソリューションも用意するとい。高クロック対応のクロックツリーや、配線遅延を低減するインターコネクトソリューションだ。後者は特に7nmでは重要だ。配線が細くなるため、下位レイヤの配線では抵抗が増大するからだ。そのため、配線を上位のレイヤへと引き回すヴィアピラー(Via Pillar)が重要となる。また、配線技術では、配線の間隔を詰めることができるカットメタルを使う。
コヒーレントインターコネクトCCIXのテストチップを7nmで
TSMCは、7nmのテストチップ開発において、今回、Arm、Cadence、Xilinxとパートナーシップを結んでいる。これは、HPCを睨んだ布陣で、新世代のデータセンターチップのための7nmチップの検証プラットフォームだ。
具体的には、新しいチップ間インターコネクト規格「CCIX(シーシックス)」を実装した。CPUとアクセラレータ/FPGAの間を、CCIXによってキャッシュコヒーレンシを保ちながら結ぶことで、効率の高いアクセラレーションを実現する。
TSMCは、今後のデータセンターは、コプロセッサやFPGAが必須になると見ている。それは、ディープラーニングやSDNなど新しいワークロードの比重が高まるためだ。7nmプロセス世代では、そうしたチップの時代が幕を開けるとTSMCはみなしている。
そのために重要なのは、チップ間コヒーレントインターフェイスであると考え、CCIXのテストチップを、成熟したプロセスではなく、最新の7nmで起こした。ちなみに、CCIXは物理インターフェイスはPCI Expressを使う仕様で、今回はPCIe 4.0を使っている。
Armは次世代高性能Cortex-AをTSMCの7nmに
ArmはTSMCの7nmプロセスを重視して、各種IPを提供する。TSMC 7nmプロセスに最適化した「POP(Process Optimization Pack)」は、高性能CPUコアの「Cortex-A75」、ローパワーCPUコア「Cortex-A55」、そして次世代のCortex-Aが提供される。次世代Cortex-Aは、昨年から噂になっている高性能Cortex-Aと見られる。おそらく、4命令デコード以上のワイドなCPUコアと推測される。
ロジックスタンダードセルライブラリは、ハイパフォーマンスとハイデンシティの2種類。これは、9T(9-Track)と7.5T(7.5-Track)クラスのセルハイトと推測される。また、顧客のニーズに応じた、カスタマイズドスタンダードセルも提供すると説明する。オンダイメモリについては、従来のランダムなメモリセルパターンを生成するコンパイレーションに代わって、「ほとんどスタンダードセル的な規則正しいパターン」(Raviraj Mahatma, Senior Manager Product Marketing, Arm)のメモリを提供すると説明した。製造上でも性能でも利点があるという。
Armは、TSMCの7nmプロセスでは、HPC向けのソリューションを強化するとも説明した。
さらに縮小するEUV版7nmプロセス
ファウンダリ各社は、7nmノードでEUVへと移行する。TSMCは、2世代目の7FF+からEUVパターニングとなる。どの半導体メーカーも、EUVは最初は最下層の数レイヤで導入する。また、フロントエンドのFinFETのフィンはEUVではなく、「SAQP(Self-Aligned Quadruple Patterning)」を使うのが一般的になると見られる。
EUVになると、まず、配線間隔(メタルピッチ:Metal Pitch)を狭くすることが可能になる。現在のLE系やLE系プラスSADP系では、メタルピッチは最小でも40nmで、TSMCとGLOBALFOUNDRIESの非EUVプロセスの最小メタルピッチ(MMP)も40nmと見られている。だが、EUV版7nmでは、それ以下のピッチに縮めることができる。
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もう1つ重要なポイントは、EUVになると、配線の自由度が増すことだ。非EUVプロセスの10nm-7nmで、狭い配線のパターニングに「SADP(Self-Aligned Double Patterning)」やSAQPを使うと、配線ルーティングは1D(直線的な配線のみ)スキムとなり、従来の2D(90度の配線が可能)配線と比べると配線自由度が制限されてしまう(2D配線のためにLELELELE(4LE)を採用するSamsungの取った方法もあるが複雑になる)。それに対して、EUVになると、再び2D配線となり、設計自由度が上がる。その分、スタンダードセルの平均サイズを小さくすることが可能になる。
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こうした背景があるため、TSMCのArF液浸版7nmとEUV版7nmでは、フィーチャサイズも異なればスタンダードセル設計も異なり(1D→2Dルーティング)、性能も異なる。TSMCによると、7FF+は、7FFより20%ほど回路密度が上がるとされている。実質的に、この2つは異なるプロセスだ。しかし、TSMCは両プロセスにあえて同じ“7nm”を冠することで、ArFからEUVへの移行の容易さを訴えようとしている。TSMCによると、移行ツールによって、ArFからEUVへの設計の移行をサポートするという。