後藤弘茂のWeekly海外ニュース
TSMCの12nmプロセスとスタンダードセルアーキテクチャ
2017年11月16日 06:00
NVIDIAがVoltaで採用したTSMCの12nmプロセス
TSMCのロードマップでは、従来の16nmプロセス、最新の10nmプロセス、次世代の7nmプロセスのほかに、少し前から12nmプロセスが登場している。
TSMCの12nmプロセスは、NVIDIAの最新GPU「Volta」アーキテクチャの「GV100」に採用されたことで知られている。16nm→10nm→7nmという移行は、プロセステクノロジ自体の世代が変わるが、12nmはその流れとは異なる。
PDF版はこちら
12nmというノードは、プロセッサベンダーには受けが良いらしく、AMDもGLOBALFOUNDRIESの12nmプロセスを採用すると報じられている。GPUに強いベンダーがともに12nmを採用することになり、GPUベンダーにとって重要なプロセスのようだ。実際、12nmというプロセスは、その性質上、GPUにとってとくに利益が大きい。その理由は、12nmプロセスがとくにロジック回路密度が高くなるプロセスだからだ。
TSMCの現在のプロセスロードマップは非常にややこしい。先端プロセスだけでも、16nm、12nm、10nm、7nm、EUV版7nmで、さらに細かな派生がある。たとえば、16nmなら、16FF、16FF+、16FFCがあり、さらに派生として、16FFには16FFGLと16FFLLがある。加えて、16から派生した12nmに、12FFCとNVIDIA向けの12FFN、そしてあまり言及されていない12ULPがある。また、先端ではないが、IoT(The Internet of Things)向けとして、28nmから派生した22nmの22ULPと22ULLが新プロセスとして登場しつつある。
この複雑さと数字の氾濫は、Samsungよりはまし(18nm/14nm/11nm/10nm/8nm/7nm/6nm/5nm)だが、わかりにくいことおびただしい。しかし、プロセス技術という観点から見れば、実際にはシンプルだ。
16FF、16FF+、16FFC、12FFC、12ULPは、差異はあるものの、基本のフィーチャサイズはそれほど変わらないからだ。若干のシュリンクによる面積縮小や、トランジスタの改良による性能向上はあるものの、この4系列のプロセスは、基本は同一の土台に立っている。もっとも大きな差は、スタンダードセルアーキテクチャにある。後発のプロセスほど、より小さなスタンダードセルを使うことで、回路密度を高めている。
PDF版はこちら
スタンダードセルアーキテクチャ
スタンダードセルは、回路設計のレゴブロックのような部品ライブラリだ。論理素子のブロックを組み合わせることで、CPUやGPUを組み立てることができる。スタンダードセルの重要なポイントは、各セルの高さ「セルハイト(Cell Height)」を揃えていること。高さを揃えたセルを並べることで、無駄なくセルを敷き詰めることができる。
ここで重要な指標の1つは、セルの高さ(セルハイト)だ。一般に、セルハイトは、上に重なるローカル配線層の配線トラック数で表される。半導体プロセスでは、配線は通常「メタル(Metal)」と呼ばれる。9本のメタルトラックが配置できるセルなら、9トラック(9T)セルとなる。
PDF版はこちら
ロジックセルの場合、セルハイトは、メタル配線のトラック本数と、メタル配線の最狭のピッチ「ミニマムメタルピッチ(Minimum Metal Pitch:MMP)」で決まる。それに対して、セルの幅は、主に「ゲートピッチ(Gate Pitch)」または「CPP (Contacted Poly Pitch)」、つまりトランジスタのゲートの間隔によって決まる。ゲートピッチ/CPPは、同じプロセスでも、後述するスタンダードセルサイズによって異なったりする(TSMCの16FF+では、7.5Tの場合にCPPが96nmのオプションがある)。
このほかに、現在のFinFET 3Dトランジスタプロセスでは、トランジスタのフィンの間隔「フィンピッチ(Fin Pitch)」が重要な意味を持つ。トランジスタ単体のサイズは、CPPとフィンピッチが指標となる。結果として、SRAMセルはCPPとフィンピッチが指標となり、ロジックセルはゲートピッチとメタルピッチが指標となる。実際には、セルサイズには、このほかにもさまざまな要素が絡む。しかし、ゲートピッチとメタルピッチ、フィンピッチの3つはもっとも重要な指標だ。
PDF版はこちら
ロジックセルの重要な指標セルハイト
セルハイトは、セルライブラリの性能レンジや消費電力、回路密度と密接に絡む。セルハイトが高いと、高性能な素子を作りやすい。一因は、トランジスタのゲート幅を広くすることで電流駆動強度(drive strength)を高めることが容易になるためだ。FinFETの場合は、セルハイトが高いと、トランジスタ当たりのフィンの数を増やすことで駆動能力を高めることができる。
その一方で、セルハイトの高いライブラリを使うとダイサイズが大きくなり、消費電力も大きくなる傾向がある。その逆にセルハイトが低いライブラリでは、ダイエリアと消費電力は小さくなるが、動作周波数を上げにくくなる。そのため、高性能CPUはセルハイトの高いライブラリを使い、省電力のチップはセルハイトの低いライブラリを使うのが一般的だった。
PDF版はこちら
ファウンダリプロセスは、16/14nmプロセス以降はトランジスタがFinFETになった。プレーナFETの時代は、ハイパフォーマンスセルは12トラックハイト(12T)だった。それに対して、FinFETの最初の世代では、ライブラリはハイパフォーマンスが10.5トラック(10.5T)、ハイデンシティが9トラック(9T)、ウルトラハイデンシティが7.5トラック(7.5T)が一般的となった。
FinFETプロセスの場合、セルハイトの高いスタンダードセルほど、セルのなかに多くのフィンを配置することが可能で、1個のトランジスタ当たりのアクティブフィンの数を増やすことができる。現在のファウンダリ16/14nmプロセスの場合、10.5Tのセルなら14フィンで5アクティブフィン/トランジスタ、9Tなら12フィンで4フィン/トランジスタ、7.5Tなら10フィンで3フィン/トランジスタ、6Tなら8フィンで2フィン/トランジスタまで取ることができる。2フィンの6Tが、現状では最小のセルハイトとなる。プロセス世代ごとに、メタルピッチとフィンピッチのギア比率が変わるため、この数字は変わることになる。
PDF版はこちら
セルハイトを低くすると、デバイスあたりのフィン数が少なくなる。しかし、FinFET世代ではファウンダリ各社は改良版プロセスで、フィン当たりの駆動強度を上げつつある。フィンあたりの性能が上がるため、トランジスタ当たりのフィンの数を減らすことが可能になった。その結果、FinFETの世代が進むにつれて、9Tがパフォーマンスになり、7.5Tがハイデンシティとなり、さらに小さな6トラック(6T)が登場している。
アーキテクチャの改革でセル小型化を図る
現在、ファウンダリはプロセスの微細化で大きなチャレンジに直面している。従来のプロセス微細化はゲートピッチ/CPPとMMP(Minimum Metal Pitch)を世代毎に縮小することで実現してきた。しかし、プロセスが微細化したことで、加工が難しくなり、従来のペースで微細化を継続し続けることが難しくなりつつある。
数字の上では、ファウンダリも、28nm→20nm→16/14nm→10nm→7nmと順調に小さくなっているように見える。しかし、実際にはフィーチャサイズでは、TSMCやSamsung/GLOBALFOUNDRIESなどのファウンダリでは20nmから16/14nmでいったん足踏みをした。その後も、TSMCでは10nm→ArF版7nmの移行は従来ほどスケールしない(Samsungの場合は14nm→10nmが緩い)など、ペースが緩くなっている。
一方、Intelはフィーチャサイズこそ順調にスケールしているが、プロセスの立ち上げまでの期間が長くなっている。そして、なによりもプロセス済みのウェハコストがどんどん上がっている。そのため、ムーアの法則の経済則が成り立たなくなりつつある。
そこで、Intelもほかのファウンダリも、フィーチャサイズ以外の要素で回路密度を高める方向へと転じている。それが、スタンダードセルアーキテクチャの改革だ。業界用語的には、「Design-Technology Co-Optimization (DTCO)」と呼ぶ。プロセス技術だけでなく、回路設計でも最適化することで、スタンダードセルを小さくして、実質的な回路密度を上げようという動きだ。TSMCも「Single Diffusion Break(SDB:シングルディフュージョンブレイク)」などを採用しており、スタンダードセルサイズを、さらに小さくしている。
