福田昭のセミコン業界最前線

スケールが桁違い。TSMCが注力する超大規模高速パッケージ「SoW」とは

福田昭

2025年7月4日 06:16

ウェハサイズのパッケージ「InFO_SoW(Integrated Fan-Out System on Wafer)」の基本構造。直径300mmのシリコンウェハとほぼ同じサイズのキャリア(RDL基板)にシリコンダイを並べ、InFO技術によってシリコンダイ同士を相互接続する。キャリアの下部には一回り大きな冷却プレート、キャリアの上部には電源供給モジュールと外部接続回路(コネクタ)を配置する。TSMCが2021年8月に高性能プロセッサの国際学会Hot Chipsのチュートリアルで講演したスライドから

　直径が300mmと大きなシリコンウェハあるいは同じ直径の円板状キャリア(支持母体)に巨大な規模の超高速システムをまとめる先端パッケージング技術　「システム・オン・ウェハ(SoW: System on Wafer)」を、TSMCが積極的に開発している。SoWは、複数のシリコンダイあるいはミニモジュールを2次元マトリクス状に並べることで、超大規模かつ超高速の演算処理能力と高速高密度のデータ転送、消費電力の低下を両立させる。

「InFO」技術を低コストの高性能大型パッケージに応用

　SoW技術の源流は、TSMCが開発したモバイルプロセッサ向けパッケージ「InFO(Integrated Fan-Out、呼称は「インフォ」)」、一般的には「FO-WLP(Fan Out-Wafer Level Package)」と称される小型薄型パッケージング技術にある。

　2020年前後にTSMCは、シリコン中間基板(Siインターポーザ)によってシリコンダイ間(水平方向に並べたダイ間)を高密度接続するパッケージ技術「CoWoS(Chip on Wafer on Substrate)」を高性能大規模ロジック(FPGAやGPUなど)向けに提供していた。一方で、InFO技術によってシリコンダイ間を高密度接続する「InFO_oS(InFO on Substrate)」技術を高性能大規模ロジックの低コスト版パッケージとして用意し、量産していた。

　InFO_oSは寸法の拡大が比較的簡単であり、なおかつパッケージ基板にInFOのRDLを選択することで超多層配線基板を作れるといった利点があった。2018年にはレチクルの1.5倍の大きさに相当する、InFO_oSの量産を始めている。

InFO_oSの構造例。左が基本構造。InFOの再配線層(RDL)を中間基板として使う。RDLの配線層は銅(Cu)、絶縁層はポリイミド(PI)であることが多い。黄緑色の部分はパッケージ基板。右はRDLをレチクルの約2.5倍に拡大して10枚のシリコンダイ(ミニダイあるいはチップレット)を搭載するレイアウト(外形寸法は51×42mm)。「CoWoS-R(RDL)」と類似の構造、あるいは「CoWoS-R」そのものに見える。2021年8月に開催された国際学会Hot ChipsのチュートリアルでTSMCが講演したスライドから

InFO技術をウェハサイズの大型パッケージに適用したInFO_SoW

　InFO_oSの基板サイズ(RDLのサイズ)を直径300mmのシリコンウェハ級に拡大したのが、InFO_SoWだ。InFOの微細かつ高密度な再配線層(RDL)をウェハサイズまで拡大し、数多くのシリコンダイをフェイスダウン(シリコンダイの回路面がRDLと相対する方向)でRDLに載せる。シリコンダイを載せたRDLの裏面には電源モジュールや入出力ICを含むコネクタなどを搭載することで、システムモジュールを構成する。

InFO_SoWの基本構造。良品のシリコンダイ(KGD)を直径300mm前後のRDLに敷き詰める。RDLは6層配線を基本に、シリコンダイ側の3層が5/5μm(幅/間隔)、反対側の3層が15/20μm(幅/間隔)と設計ルールがかなり違う。放熱は水冷を前提としており、約7,000Wの消費電力を許容できるとする。2020年6月に開催された国際学会ECTCでTSMCが発表した論文から

　InFO_SoW技術は、AI向けハードウェアの開発企業Cerebras Systems(以降Cerebras)のディープラーニング用アクセラレータ「WSE(Wafer Scale Engine)」に採用された。WSEは、2019年8月に開催された高性能プロセッサ技術の国際学会Hot Chipsで、その技術概要が発表され、高性能プロセッサの開発コミュニティで大きな反響を呼んだ。なお同社は2019年8月19日に、WSEの開発をプレスリリースでも公式発表している。

Cerebras Systemsが開発したディープラーニング用アクセラレータ「Cerebras WSE(Wafer Scale Engine)」の外観写真。面積は4万6,225平方mm(215mm角)と巨大。電源モジュールや冷却プレートなどを取り付ける前の状態にある。左下は他社による最上級クラスGPUのパッケージ写真。シリコン面積は815平方mm。2019年8月に開催された国際学会Hot ChipsでCerebrasが講演したスライドから

TSMCのInFO_SoWとCerebrasのWSEの違い

　InFO_SoW技術とWSE技術は全く同じではない。大きな違いはシリコンダイの扱いにある。InFO_SoW技術はチップレットを想定しており、異なる製造技術による数多くのミニダイ(良品確認済みのミニダイ)をウェハ大のRDLに搭載する。一方、WSE技術では直径300mmのシリコンウェハに84枚のミニダイを一括して製造する。84枚のミニダイはスクライブラインを介してつながっており、全体は正方形である。

　すべてのミニダイをAIプロセッサのコアレベルでテストした後に、ミニダイ群の表面にミニダイ間およびプロセッサコア間を接続する配線(RDLの一部となる)を形成する。この配線はきわめて重要だ。テストで不良と判定したコアを省いて代替となる冗長コア(テストで良品と判定済みとみられる)を配線接続する。言い換えると、テスト後にRDLのミニダイ表面側配線のレイアウトが決まると見られる。

テストで検出した不良コアと冗長コアを配線によって入れ替える。左は不良コアを検出しなかった場合。冗長コア(最上列)は使われない。右は不良コアを検出した場合。配線レイアウトを変更して不良コアと冗長コアを入れ替える。2019年8月に開催された国際学会Hot ChipsでCerebrasが講演したスライドから

　そしてここは推測になるのだが、ミニダイ群よりもわずかに大きな正方形のRDL基板を形成する、あるいは、あらかじめ製造しておいたRDL基板をミニダイ群に貼り付ける。RDL基板の寸法は215mm角であり、その外接円の直径は304mmとなる。300mmウェハよりもわずかに大きい。Cerebrasが公表したWSEの写真はRDL基板を含んでおり、しかも数多くのスルーホール(孔)が形成されている。スルーホール群は上下の電源モジュールやコネクタ、冷却プレートを機械的につなげるために開けられているものとみられる。

InFO_SoW技術とWSE技術の構造を比較した。比較を容易にするため、WSE技術の構造図面は上下を逆さまにしてある。InFO_SoWの構造は2021年8月に開催された国際学会Hot ChipsのチュートリアルでTSMCが講演したスライドから、WSEの構造は2019年8月に開催された国際学会Hot ChipsでCerebrasが講演したスライドから引用した

3世代のWSEでInFO_SoWを継続して採用

　Cerebrasは2019年8月にWSEを発表した後、2021年4月には第2世代のウェハスケールプロセッサ「WSE-2」を、2024年5月には第3世代の「WSE-3」を発表してきた。いずれの世代もTSMCのInFO_SoW技術を採用しており、WSEの大きさ(215mm角)と搭載ダイ数(84枚)は変わらない。

　大きく異なるのはシリコンダイの製造技術である。第1世代では、2019年当時としてはかなり緩やかな、16nmプロセスを採用した。2021年に発表した第2世代のWSE-2では微細化を一気に進め、7nmプロセスを採用した。2024年に発表した第3世代のWSE-3では5nmプロセスを選択して微細化をさらに進めた。この結果、第3世代が搭載するトランジスタの数は4兆個と、第1世代の1.2兆個から3.3倍強に増えた。

Cerebrasが開発してきたWSEの概要。WSE、WSE-2、WSE-3をこれまで開発した。WSEの概要は2019年8月に開催された国際学会Hot Chipsで同社が講演したスライドから、WSE-2の概要は2022年8月に開催されたHot Chipsで同社が講演したスライドから、WSE-3の概要は2024年8月に開催されたHot Chipsで同社が講演したスライドからまとめた

垂直短距離の電源配線が電圧の安定化と消費電力の削減に寄与

　Cerebrasが3世代に渡ってWSEに300mmウェハのInFO_SoW技術を採用してきたのは、直径300mmを超える大きさのウェハが存在していないことの裏返しでもある。現時点における究極の大規模回路モジュールがInFO_SoW技術であるということだ。

　その基本性能は、中間基板を備えたマルチチップモジュール(MCM)と比べてシリコンダイ間の配線幅/間隔が半分、配線密度が2倍、単位長当たりのデータ転送速度が2倍、というものだ。最も大きな違いは電源供給インピーダンスで、MCMの33分の1しかない。215mm角のRDL層の裏面全体を原理的には電源モジュールにレイアウトできるとともに、電源配線群が垂直方向(縦方向)なので配線長がきわめて短いからだ。電源供給インピーダンスの低さは、電源電圧の安定化と消費電力の削減に大きく寄与する。