DRAMメモリセルの回路例(左)と、電子顕微鏡によるメモリセルの断面観察像(右)。左の回路図では、選択トランジスタ(通常はnチャンネルMOS FET)のゲートがワード線(赤色:WL)、ソースがビット線(黄色:WL)になる。選択トランジスタのドレインはセルキャパシタを通じてプレート電極につながる。右の断面観察像では赤く「WL」と描かれた部分が選択トランジスタのゲート(ワード線)、BLCはビット線コンタクト、SNCはストレージノードコンタクトである。SNCの上方にキャパシタ(写真の「Cap」)がつながる。SNCの文字の左にある黄文字の「BL」がビット線を示す