福田昭のセミコン業界最前線
半導体メーカーのテストをすり抜ける「潜在不良」
2020年5月14日 13:04
半導体や電子部品などは、ユーザーであるシステム企業(PCやサーバー、スマートフォンなどのメーカー)やアセンブリ企業(電子回路ボードの組み立て企業)などに出荷された後で、不良が見つかることがある。システム企業やアセンブリ企業などは不良品を半導体メーカーや電子部品メーカーなどに送り返す。これらのメーカーは不良品を解析して原因を見つけて対策を取る。不良解析の結果(原因とその発見手法など)と対策手法はレポートとなってメーカーからユーザーに送られる。同時に半導体メーカーの内部では、レポートを共有することで同じ不良を出さないようにする。
半導体メーカーの生産ラインでは不良品を取り除くためのテスト工程がある。テスト工程があるにも関わらず、ユーザーに届いてから不良が見つかる理由はおもに2つ。1つは、「何らかの不具合を発生させる要因(欠陥)」がシリコンダイに存在しており、ユーザーに届いてから不良あるいは故障となって顕在化したもの。このような不良を「潜在不良」あるいは「潜在故障」と呼ぶ。もう1つは、何らかの理由によって不良品がテストをすり抜けたというもの。「テスト抜け」とも呼ぶ。
「潜在不良」の厄介な点は、半導体メーカーの標準的なテスト工程では発見できないことにある。シリコンダイの内部に欠陥は存在しているものの、不良あるいは故障には至っておらず、正常に動作する。欠陥がいつ不良に至るのかは、わからない。
潜在不良を初期不良として顕在化させるバーンインテスト
潜在不良の問題は半導体産業のはじまりとともに存在しており、加工技術の微細化によって半導体チップの集積密度が高まるにつれ、潜在不良は無視できない問題となっていった。
潜在不良をあらかじめ取り除く手法としてはじめに実施されたのは、バーンインテストだろう。良品を一定時間にわたって動作させながらテストを実行することで、不良品を発見する。ここで動作条件に高い電源電圧や高い温度環境といったストレスを加えることで、欠陥をわざと不良として顕在化させる。「潜在不良の多くは初期不良となって顕在化する」という前提のもとで、とくに高い信頼性を要求される半導体チップを中心に、バーンインテストは活用された。
しかし半導体チップの微細化と高密度化が進んだことで、バーンインテストの有効性は失われていった。バーンインテストの前提は、「有限な時間内にテストの不良率が一定値以下に減少すること(収束すること)」にある。バーンインテストには、あまり長い時間はかけられないという制約があるからだ。あまり長く動作させると、本来の製品寿命に影響を与えかねない。ところが、バーンインテストを実行すると、不良品が次々と発見され続け、不良率が収束しなくなってしまったのだ。1990年代前半には、大規模な半導体チップではバーンインテストの意味は失われていたようだ。
CMOSロジックの潜在不良を見つけるIDDQテスト
CMOS技術の半導体チップが標準となった1990年代には、リーク電流(IDDQ)を測定することで潜在不良を発見する手法が流行した。
CMOS回路は理想的には、リーク電流はゼロである。しかし実際には、MOSトランジスタのpn接合やゲート絶縁膜の境界面などで、ごく微量のリーク電流が発生する。CMOS回路が動いていない状態で発生するこのようなリーク電流(IDDQ)は、トランジスタや配線などに欠陥があると増加する。
そこでCMOSロジックでは通常のテスト(論理回路のテスト)に加えてIDDQを測定することで、IDDQが異常に高いシリコンダイをあらかじめ取り除く(スクリーニング)ことが実施された。130nmよりも加工寸法が緩やかなCMOS半導体チップでは、IDDQテストはかなりの効果を上げた。
しかし90nm以降のCMOSロジックではMOSトランジスタのリーク電流が良品でも急速に増大したことから、単純なIDDQテスト(電流の大きさの比較)は利用できなくなる。IDDQの大小を比較するのではなく、ウェハ面内の電流分布やIDDQの電流波形などを分析する手法へと改良されていった。
製造歩留まりが低いとテスト抜けが増える
半導体ウェハの製造歩留まり(ダイの数に占める良品の割合)は、欠陥の数の反映でもある。欠陥が少なければ歩留まりは高くなり、欠陥が多ければ歩留まりは低くなる。半導体ウェハのコストと製造プロセスのコストはほぼ一定なので、歩留まりの高低が良品ダイ1枚あたりのコストを大きく左右する。歩留まりが高ければ良品ダイのコストは低くなる。
半導体メーカーが製造歩留まりを高める努力を継続する理由には製造コストのほかに、「不良品をなるべく出荷しない」という重要な理由がある。現実のテスト工程では、不良品を100%取り除くことはできないからだ。とくに大規模なロジック半導体では、テストですべての不良を見つけ出すことは極めて難しい。
例えば100万個の半導体チップを製造したときのテストカバレージ(不良品をテストで取り除ける比率)を99.9%だと仮定しよう。100万個の半導体チップを製造したときに、真の製造歩留まりが95%だったとする。すると不良品の数は5万個になる。テストカバレージが99.9%だと、50個の不良品がテストを抜けて半導体メーカーから半導体ユーザーへと出荷される。すると不良率は約53ppm(50/95万)となる。
次に、真の製造歩留まりが30%とかなり低い場合を考える。不良品の数は70万個に増加する。テストカバレージが99.9%だと、700個の不良品がテストを抜けて半導体ユーザーに届けられる。不良率は約2,333ppm(700/30万)ときわめて高くなってしまう。
製造歩留まりの低いウェハをあらかじめ取り除く
繰り返しになるが、半導体ウェハの製造歩留まりは、欠陥の数を反映する。欠陥が少なければ歩留まりは高くなり、欠陥が多ければ歩留まりは低くなる。そして欠陥が多いと、潜在不良となる良品ダイが多くなる可能性が高い。
半導体ウェハの製造歩留まりは通常、ほぼ一定の範囲で上下する。ここでとくに製造歩留まりの低いウェハが生じたとする。このようなウェハは不良品はもちろんのこと、良品のダイにも、欠陥を抱えている可能性が少なくない。そこで製造歩留まりが一定の基準に満たないウェハは、ウェハから良品ダイを取り出すことはせずに、ウェハそのものを廃棄する。このような手法は「BMY(Blow Minimum Yield)」、 「SYL (Statistical Yield Limits)」などと呼ばれる。
あるいは特定のクリティカルなテスト項目(Bin)に注目し、この項目で不良品となるダイが著しく多いウェハは廃棄する。この手法は「SBL (Statistical Bin Limits)」と呼ばれる。
これらの製造歩留まりを利用した潜在不良のスクリーニング手法は、あまりスマートとは言えない。かなりの数の良品を廃棄している可能性が少なくないからだ。また廃棄するウェハのコストは、製造コストを増加させる。廃棄するウェハの枚数はなるべく低く抑えたい。
ウェハ面内で不良ダイに囲まれた良品ダイを取り除く
そこでウェハを廃棄するのではなく、ウェハ面内の良品と不良品の分布(マップ)に注目して潜在不良をスクリーニングする手法が考え出された。ウェハ面内で不良品ダイ(欠陥が顕在化したダイ)は一様に分布しているのではなく、かたまり(クラスター)を形成していることが多い。ここでクラスターの内部に位置する良品ダイは、何らかの欠陥を内在させている可能性が少なくない。そこでこのような良品ダイはあらかじめ取り除き、出荷しない。このスクリーニング手法は「GDBC(Good Die in a Bad Cluster)」と呼ばれる。
また良品ダイの周囲には通常、8個のダイが存在する。周囲に複数の不良品ダイが存在する場合も、良品ダイに欠陥が存在する可能性が少なくない。そこでこのような良品ダイもあらかじめ取り除いておく。このスクリーニング手法は「GDBN(Good Die Bad Neighborhood)」と呼ばれる。
ウェハ面内の良品と不良品の分布には、別の傾向も良く知られている。ウェハの中央部付近では良品が多く、ウェハの端部(エッジ)では不良品が多くなるという傾向だ。そこでウェハ端部のダイをすべて取り除くことで、潜在不良を減らす。このスクリーニング手法は「WEE(Wafer Edge Exclusion)」と呼ばれる。ただしこの手法では製造歩留まりが低下するため、製造コストの一定の上昇が避けられない。
テスト結果は良品だが「外れ値」を示すダイを取り除く
最近では、テスト結果を詳しく分析することで、潜在不良をあらかじめ取り除く手法が自動車用半導体を中心に使われている。「外れ値(outlier)」と呼ばれるテスト結果を示す良品ダイを廃棄する。
通常、テスト結果の値はばらつきを有する集団を形成することが多い。良く使われるのは、正規分布である。正規分布の特性は、中央値と標準偏差(ばらつきの大きさ:σ(シグマ))で規定される。
テスト結果が正規分布に従うと仮定すると、中央値から±3σの範囲に被測定ダイの99.73%が含まれることになる。当然ながら、テストで不良品と判定されるのは、中央値から3σよりもはるかに離れた値を示すダイである。
ここで「外れ値」とは、測定値が中央値から±3σの範囲よりも離れており、なおかつ良品と判定される値を指す。この「外れ値」を示すダイを、潜在不良を起こすダイとみなして取り除く。このスクリーニング手法は「PAT(Part Average Testing)」と呼ばれる。
PATのもっとも一般的な手法は、過去の製造ロットにおけるテスト結果の分布から、外れ値を定義する方法である。この手法は「S-PAT(Static Part Average Testing)」と呼ばれる。
製造ロットではなく、ウェハごとにテスト結果の分布(値の分布)を取得して外れ値を定義する方法もある。この手法は手間はかかるものの、S-PATよりも高い精度で潜在不良を取り除ける。この手法は「D-PAT(Dynamic Part Average Testing)」と呼ばれる。
PATの利点は、潜在不良となりそうなシリコンダイだけをかなりの精度で特定できることだ。製造コストの上昇を招きにくい。弱点は、外れ値の定義には一定数を超える測定値が必要なこと、測定値のばらつきが正規分布やガウス分布などに従っていないと精度が著しく低下すること、数多くの測定パラメータの中で適切なパラメータを選択しなければならないこと、などである。
また最近では、潜在不良のほかに、「不再現(NTF：No Trouble Found)」と呼ばれる不良が大きな問題となっている。「不再現」とは、半導体ユーザーで発生した不良あるいは不具合が、半導体メーカーでは再現できない不良を指す。半導体メーカーに返却される不良品に占める「不再現」の割合は少なくとも4分の1、場合によっては半分を超える。
この「不再現」不良を半導体メーカーであらかじめ取り除く手法がすでにいくつか開発されている。PATも不再現を取り除く効果があるとされる。この「不再現」問題については機会を改めて詳しく述べたい。