次世代モバイルを実現する7nmのSRAM技術をTSMCとSamsungが公表

　スマートフォンやタブレットなどに向けた高性能大規模SoC(System on a Chip)の製造技術が、急速に微細化しつつある。次世代に相当するのは7nm世代のCMOSロジック技術である。量産開始のタイムスケジュールは今のところ、2018年とされている。以前は7nm世代の量産開始は2019年以降とされていたのが、昨年(2016年)になって前倒しにされた。

トランジスタ技術の微細化の推移。Samsung ElectronicsがISSCCで発表した講演スライドから引用した

　急速な微細化を牽引するのは、半導体製造請け負い(シリコンファウンダリ)企業である。シリコンファウンダリ大手のTSMCとSamsung Electronicsはそれぞれ、7nm CMOS技術の開発を積極的に押し進めている。その一端を半導体回路技術の国際学会ISSCCで2月7日に公表した。

TSMCは7nm技術で256Mbitの大容量SRAMシリコンダイを披露

　CMOSロジック技術の開発成果をシリコンダイで公表する時は、SRAMを試作することが少なくない。SRAMはCMOSロジック技術で製造できるので、トランジスタの製造バラつきを評価するテストチップとしての役目を果たす。また大規模SoCは、大容量SRAMのオンチップキャッシュを内蔵することが多い。TSMCとSamsung Electronicsも、7nmのCMOSロジック技術でSRAMシリコンダイを試作した。

ISSCCで発表された高密度SRAMのメモリセル面積の推移。TSMCの講演スライドから引用した

　TSMCが試作したのは、256Mbit(32MB)と記憶容量の大きなSRAMダイである(講演番号12.1)。メモリセル面積は0.027平方μmで、SRAMセルとしては過去最小となる(なお、筆者の計算によるF2値は551F2)。製造技術は、高誘電率ゲート絶縁膜と金属ゲート電極(HKMG)のFinFET技術、1層多結晶シリコン(ポリシリコン)配線、7層金属配線である。

　シリコンダイ寸法は5,903μm(5.903mm)×7,223μm(7.223mm)で、シリコンダイ面積は42.5平方mmとなる。記憶密度(平方mm当たりの記憶容量)は6Mbitで、SRAMとしては極めて高い。

TSMCが試作した256Mbit(32MB) SRAMダイの概要(左)とシリコンダイ写真(右)。ISSCCの講演スライドから引用した

　リソグラフィ(露光)技術はISSCCでは説明していないが、昨年12月に開催された国際学会IEDMでTSMCは同一と見られる256Mチップの製造技術を発表済み(別記事「両極端に分かれたIBMとTSMCの次々世代半導体製造技術」)である。

　この時はArF液浸のマルチパターニング技術で製造したシリコンダイと、EUV(極端紫外光)リソグラフィ技術を導入したシリコンダイの、少なくとも2通りのシリコンダイがあることを明らかにしていた。またIEDMでは製造歩留まりが既に50％に達していると述べていた。7nm CMOS技術の完成度が、かなり高い水準に達していることがうかがえる。

　ISSCCの講演では、微細化に伴うワード線とビット線の抵抗増大を抑える技術を主に説明していた。まずワード線だが、TSMCの説明によるとワード線の抵抗値は28nm世代と20nm世代、16nm世代ではほぼ同じ水準で推移してきた。ところが、10nm世代になると16nm世代の約2倍にワード線抵抗が急増する。7nm世代に至ると、ワード線抵抗の値は16nm世代の2.5倍近くに達する。

微細化に伴うワード線抵抗の推移。ISSCCの講演スライドから引用した

　次にビット線だが、メモリセルアレイの密度をなるべく高くするには、1対のビット線に接続するメモリセルの数を可能な範囲で多くしたい。ただしメモリセルの数を増やすとビット線が長くなり、ビット線の負荷(静電容量値と抵抗値)が増加する。

　そこでワード線の抵抗増大とビット線の負荷増大を抑えるため、以下のような工夫を施した。ワード線では、ワード線の金属配線層を従来の1層から、今回は2層にした。元の金属配線層をMx層とすると、平行して走る直上のMx+2層をそのまま、ワード線の裏打ち層として割り当てる。こうすると抵抗値が大幅に下がる。裏打ち層は元のワード線層と同じ位置に重ねるだけなので、原理的にはシリコン面積は増やさずに済む。ワード線を2層にすることにより、ワード線抵抗は約22％、低下したとする。

ワード線を2層構造にした時の概念図。ISSCCの講演スライドから引用した

　ビット線では、ビット線対をセンスアンプに近い側(ボトム側)と、センスアンプから遠い側(トップ側)に分割した。センスアンプから遠い側(トップ側)のビット線は、ボトム側とトップ側の境界でビアを経由して上層の金属配線層に接続する。TSMCはこの金属配線層をFBL(フライングビット線)と呼んでいる。フライングビット線は、センスアンプの手前でマルチプレクサを介してビット線と集約する。

　こうすると、ボトム側のビット線負荷とトップ側のビット線負荷がともに、大幅に減少する。トップ側のビット線容量は58％に低下し、ボトム側のビット線容量は50％に低下した。

ビット線の分割と上層配線の活用によるビット線負荷減少策の概念図。ISSCCの講演スライドから引用した

従来のワード線とビット線対のアーキテクチャ。ISSCCの講演スライドから引用した

今回の改良版ワード線と改良版ビット線のアーキテクチャ。ビット線の配線層をMx層とすると、ワード線はMx+1層、フライングビット線はMx+2層、ワード線裏打ち層はMx+3層となる。ISSCCの講演スライドから引用した

SamsungはEUVリソグラフィで7nmのSRAMを試作

　一方、Samsung Electronicsが試作したのは、7nm技術による8MbitのSRAMシリコンダイである(講演番号12.2)。シリコンダイ寸法は1,850μm(1.85mm)×5,330μm(5.33mm)で、シリコンダイ面積は9.86平方mmになる。

Samsung Electronicsが試作した8MbitのSRAMシリコンダイ写真(左)と概要(右上)、256Kbitのサブマクロ(右下)。ISSCCの講演スライドから引用した

　試作したSRAMの記憶密度(平方mm当たりの記憶容量)は0.81Mbitと、TSMCの7nmシリコンダイに比べるてはるかに低い。これは、テスト用回路を搭載しているためと見られる。実際にシリコンダイ写真からは、シリコンダイ全体が16個の512Kbit SRAMマクロで構成されており、各マクロの間に大きな隙間があることが分かる。言い換えるとTSMCの発表は製品レベルにかなり近いSRAMであるのに対し、Samsungの発表は研究レベルのSRAMに見える。

　Samsungが試作したシリコンダイの最大の特徴は、7nmノードの製造にEUV(極端紫外光)リソグラフィ技術を導入したことだ。EUVリソグラフィの導入により、メモリセルアレイはもちろんのこと、周辺回路を大幅に縮小できたとする。ただし、EUVリソグラフィを導入したのがどの層であるかは不明であり、またメモリセルの具体的な数値は公表していない。

EUVリソグラフィの導入による利点(ArF液浸マルチパターニングリソグラフィとの比較)。焦点深度の向上(左上)、パターン均一性の向上(左下)、パターン形成マージン(プロセスウインドウ)の拡大(右上)、配線自由度の向上によるシリコン面積の縮小(右下)、などが見込める。ISSCCの講演スライドから引用した

SRAMのメモリセル面積と周辺回路単位面積の推移。ArF液浸マルチパターニングリソグラフィの時代(22nm～サブ10nm)は、周辺回路はメモリセルに比べると加工寸法が緩く、シリコン面積がはるかに大きかった。EUVリソグラフィの導入によって周辺回路を大幅に小さくできたため、7nm世代では両者の差が大きく縮まった。ISSCCの講演スライドから引用した

　周辺回路の大幅な縮小はシリコンダイ面積の縮小、すなわち製造コストの削減に繋がるものの、周辺回路の欠陥による不良の確率がメモリセルに近いレベルに高まることでもある。従来から高密度メモリでは、冗長回路(予備のメモリセルアレイと周辺回路のペア)を設けて欠陥による歩留まりの低下を抑えることがごく普通に実施されてきた。ただし冗長回路による救済は、メモリセルの不良を対象としていた。周辺回路の縮小による欠陥の増加は、メモリセル不良の救済だけでは不十分であることを意味する。

　そこでSamsungの試作チップでは、周辺回路にも冗長回路を設けた。しかもメモリセルの不良と周辺回路の不良を個別に救済できるように、メモリセルの冗長回路と周辺回路の冗長回路を分離した。

試作チップの冗長回路と不良救済の仕組み。冗長回路はカラム(列)のメモリセルアレイと周辺回路。左から2列目のカラムで周辺回路(センスアンプ)に不良が見付かった場合。予備の周辺回路(右端の列)を使うとともに、メモリセルアレイと周辺回路の対応関係を1つずつ右にずらすことで、不良を救済している。ISSCCの講演スライドから引用した

試作チップの冗長回路と不良救済の仕組み。冗長回路はカラム(列)のメモリセルアレイと周辺回路で、それぞれを独立に割り当てられる。前述の回路でセンスアンプ不良が検出されて周辺回路を冗長回路と置き換えた後に、左から3列目のメモリセルアレイで不良が見付かった場合。予備のメモリセルアレイ(右端の列)を使うとともに、メモリセルアレイと周辺回路の対応関係を組み換え(黄色の折れ線)ることで、不良を救済している。ISSCCの講演スライドから引用した

周辺回路に独立な冗長回路を導入したことによる歩留まりの増加(実測値)。横軸は周辺回路の不良率、縦軸は歩留まりの増加(いずれも単位は任意)。周辺回路の不良率が上がると、冗長回路による歩留まり上昇の効果が高くなる。ISSCCの講演スライドから引用した

　加工技術を微細化したからといって、そのままロジックやSRAMなどの密度が上がるわけではない。必ずと言って良いほど問題が発生し、解決策を考案する必要がある。その繰り返しにより、最先端の半導体チップは具現化されているのだ。