福田昭のセミコン業界最前線

微細化の壁を超える“次のCMOS構造”。TSMCが挑む極限技術「CFET」

福田昭

2025年12月12日 06:13

IEDM 2025の会場であるヒルトン・サンフランシスコ・ユニオン・スクエア(Hilton San Francisco Union Square)ホテルの正面玄関。現地時間(米国太平洋時間)2025年12月7日に筆者が撮影したもの

投稿件数は2年連続で過去最多を更新

　半導体のデバイス技術とプロセス技術に関する世界最大の国際学会「IEDM(International Electron Devices Meeting、日本語の通称は「国際電子デバイス会議」)」が、米国カリフォルニア州サンフランシスコで始まった。技術講演会(テクニカルカンファレンス)の初日となる2025年12月8日の正午には、IEDMの実行委員会によって報道機関向け説明会が開催された。

IEDM 2025の記者会見で初めに示されたスライド(タイトル)。2025年12月8日(現地時間)に開催

IEDM 2025のハイライト(要点)

　IEDMでの発表を目指して投稿された論文の件数は923件で、過去最多を記録した前年(IEDM 2024)の763件をさらに上回り、2年連続で過去最多を更新した。採択された論文の件数は295件である。前年の採択件数である274件から、21件増えた。採択率は32%である。前年の採択率35.9%と比べて3.9ポイント低下した。

　参加登録者数は12月7日時点で2,123名である。内訳はリアル参加が2,005名、バーチャル参加が118名。前年の参加登録者数は2,160名(リアル参加2,025名、バーチャル参加135名)だったので、ほぼ変わらない。

IEDMの投稿論文数(Submissions)と採択論文数(Acceptance)の推移(2015年～2025年)。右は属性別の採択比率

　IEDM 2025の採択論文数を地域別に見ていくと、アジア太平洋地域が60%(投稿論文数の比率は73%)と最も多い。米州地域は25%(同17%)、欧州地域は15%(同10%)である。機関別の採択論文数ではアカデミア(主に大学)が64%(投稿論文数の比率は67%)と多い。インダストリ(主に企業)は24%(同17%)、ガバメント(主に国公立の研究組織)は12%(同6%)となっている。

米国、日本、韓国、中国、台湾の合計が参加者の9割近くを占める

　参加登録者数を国/地域別に見ると、米国が915名で43%を占める。次いで日本が327名、韓国が288名、中国が163名、台湾が153名と続く。日本と韓国、中国、台湾の合計は931名で、米国を超える。またこれら5カ国/地域で1,846名となり、全体の87%を占める。

IEDM 2025の国/地域別参加登録者数(左から多い順)

　参加登録者数を機関別に見ると、インダストリが52%と半分を超える。大学は39%とほぼ4割を占めた。残りはガバメント/リサーチ(主に国公立の研究組織)が7%、不明が2%である。

IEDM 2025の所属機関別参加登録者比率

相補型トランジスタでリング発振器とSRAMセルを試作

　ここからは、12月8日午後の一般講演から注目の発表をご紹介しよう。次世代のトランジスタ技術である「相補型トランジスタ(CFET: Complementary Field Effect Transistor)」で初めて、集積回路の動作が確認された。開発したのはTSMCである(講演番号2-5)。

　CFETは、CMOSデバイスの基本構成であるnチャネルFETとpチャネルFETを垂直方向に積層することで、トランジスタの密度を高める技術だ。現在の最先端トランジスタ技術であるナノシートFET(NS FET)に比べ、理論的にはトランジスタ密度を2倍近くに高められる。

　ただし技術的な難しさは極限に近い。そもそも、ナノシートFETの製造が難しい。CFETでは、そのナノシートFETを垂直方向にモノリシック積層する(TSMCの場合)。当然ながら、製造はさらに難しくなる。これまでCFETの研究開発成果はほぼ、単体のトランジスタ(厳密には2個のトランジスタによる積層構造)にとどまっていた。TSMCは昨年のIEDMでCFETによるインバータ素子(論理値を反転させる素子)を試作/動作させた結果を報告しており、今回の開発成果はその続きとなる。

　試作した集積回路は2種類。論理回路(ロジック)の基本となる「リング発振器」と、メモリ回路の基本となる「SRAMセル」だ。集積規模が特に大きいのはリング発振器で、トランジスタ数は800個～1,000個に達する。

　リング発振器は1段のイネーブルNAND論理素子(リング発振器出力のフィードバック用素子)と100段のインバータ素子で構成した。全体としては101段のリング発振器となる。

　試作したリング発振器は、電源電圧が0.5V～0.95Vの範囲で動作した。電源電圧を上げるとともに発振周波数は上昇し、発振周波数のばらつきが減少した。発振周波数そのものは明らかにしていない。

TSMCがCFET技術で試作したリング発振器の回路図(講演番号2-5)。右下の画像はCFET回路の断面を電子顕微鏡で観察した画像。画像中に「NCI(Nanosheet Cut Isolation)」とあるのは隣接するCFETの素子分離領域。IEDMの実行委員会が報道機関向けに配布した資料から

　SRAMセルは、6トランジスタによる標準的な回路構成である。記憶密度を重視したHD(高密度)タイプと、性能(駆動電流)を重視したHC(大電流)タイプの2種類のSRAMセルを試作した。いずれも動作を確認している。HDタイプのセル面積は、ほぼ同一の設計ルールによるナノシートFETに比べ、30%縮小した。CFET技術のHCタイプとHDタイプでは、HDタイプのセル面積が20%狭い。逆に読み出し電流はHCタイプがHDタイプの1.7倍と大きい。

　SRAMセルの回路には「クロスカップリング(交差結合)」と呼ばれる独自の接続部分が存在する。このために上下のFETを相互接続するコンタクト電極(BCT: Butted Contact)を設けた。

　試作したHDタイプのSRAMセルは、電源電圧が0.3V～1.0Vの範囲で動作した。電源電圧が0.75Vのときに読み出し静的雑音余裕(RSNM: Read Static Noise Margin)は135mV、読み出し電流は17.5μA、書込み余裕(WM: Write Margin)は265mVである。SRAMセルのパラメータは最適化されておらず、改善の余地があるとする。