東工大、向こうが透けて見える厚さ4μmのDRAMウェハ

　東京工業大学異種機能集積研究センターの大場隆之特任教授は4日、ディスコ、富士通研究所、PEZY Computing、WOWアライアンスと共同で、DRAMが搭載された300mmウェハの厚さを4μmまで薄型化する技術を開発したと発表した。

　メモリ容量を増やすための方法としては、プロセスルールなどはそのままに、ダイを積層する方法がある。上下の配線接続にバンプ(突起)を使うTSV(Through Silicon Via)配線では、これまでバンプとTSVを合わせた上下の配線長は約100μmだった。

　今回、同研究グループは、容量2Gbitの300mm DRAMウェハの厚さを775μmから4μmに薄くすることに成功し、この厚さでもDRAM特性に影響がないことを明らかにした。この薄さだと、ウェハの向こうが透けて見えるほどとなる。

　この技術と、同グループが開発した、上下のチップを直接接続するバンプレスTSV配線を用いると、TSVの長さを10μm以下にまで短縮できる。これにより、配線抵抗と電気容量はそれぞれ10分の1に、配線性能の指標となるその積は100分の1に抑えられ、16層積層しても電気的な課題を解消できるほか、加工しやすくなるため生産性も大幅に向上するという。

　このダイを16層積層しても全体の厚さは200μm以下に収まり、16Gbitのメモリを使うと、256Gbitとなり、4チップで1Tbitを実現できる。これを従来の方法で達成するには、10nmや7nm級のプロセスが必要となる。

ウェハの厚さ分布。ばらつきは1μm以下に制御されている

一番右が今回のDRAMと電気特性

従来技術で積層した場合(左)と新技術で積層した場合(右)の比較