■後藤弘茂のWeekly海外ニュース■

Intelがメニーコア「MIC」とAtom SoCの「Medfield」を発表


●Larrabeeから仕切り直されたKnights Corner
Knights Cornerの発表を行なったGeorge Chrysos氏(Senior Principal Engineer, Intel)

　Intelは、ハイパフォーマンスコンピューティング(HPC)向けのメニイコアアーキテクチャ「MIC(マイク:Many Integrated Core)」を、「Intel Xeon Phi」のブランド名で投入しつつある。グラフィックス兼用だったLarrabee(ララビー)から路線を変更したメニイコア製品ファミリだ。Larrabeeからの仕切り直しで、コードネームは「Knights(ナイツ)」ファミリへと切り替わった。Larrabeeの時と同様に、Xeon系のIntel CPUとPCI Express経由で接続したヘテロジニアス構成で使うことを前提とした、コプロセッサとなっている。

　IntelはKnightsの第1段として「Knights Ferry(ナイツフェリー)」と呼ばれる32コアのメニイコアCPUを一部の研究センターなどに提供していた。いよいよ製品版である「Knights Corner(ナイツコーナー)」を登場させようとしている。Knights Ferryのチップ「Aubrey Isle」は45nmプロセスだったが、Knights Cornerでは22nmに移行することで、コア数を50コア以上に増やす。

　Intelは8月27日～29日にかけて米クパチーノ(Cupertino)で開催されたHot Chipsで、Knights Cornerの概要を明らかにした。Knights Cornerの姿は、Larrabeeと非常によく似ている。仕切り直しをしたLarrabeeと呼んでよいような姿となっている。シンプルなx86 CPUコアに512-bit幅のベクタユニットを組み込んだスモールコアをリングバスで接続した構造だ。PCI Expressボードとして提供され、オンボードでGDDR5メモリが搭載されている。

Knights Cornerの概要

　コアの内部は2パイプ構成で、デュアルイシューのスカラーCPUにベクタユニットを加えた構成となっている。この点もLarrabeeとよく似ている。512-bit幅のベクタユニットは、16-wayの単精度浮動小数点SIMD(Single Instruction Stream, Multiple Data Stream)ユニットとしても、8-wayの倍精度浮動小数点SIMDユニットとしても動作する。マスクレジスタを持ち、マスクを使ったスキャッタ/ギャザオペレーションなどもできる。

コアの内部

　リングバスは片方向64bytes(512bits)の双方向リングで、アドレスとコヒーレンシのメッセージバスを別に持つ。ただし、Knights Cornerでのリングバスがこの図の通りの構成かどうかはわかっていない。L2キャッシュのタグは集中方式ではなく、タグディレクトリがそれぞれ各CPUコアとL2スライスのペアに付属している。L2キャッシュの量は、Larrabeeの256KBから倍増されて512KBとなった。

内部インターコネクト

　Larrabee1で大きな問題となった消費電力も、Intelの得意とする省電力制御を盛り込んだことで改善された。今回のチップでは、コア単位のパワーゲーティング(CC6)ステイトから、チップ全体でのパワーゲーティング(Package C6)まで段階的に電力制御が行われる。IntelはKnights Cornerでは、パワーパフォーマンスで、NVIDIAやAMDのGPUベースのヘテロジニアス(Heterogeneous:異種混合)構成に匹敵できると言う。

消費電力の改善

●スマートフォンを狙うAtomベースSoC Medfield
Medfieldの発表を行なったIntelのRumi Zahir氏

　IntelはHot Chipsで、HPC向けのKnights Cornerとは対極の、モバイルデバイス向けのAtom SoC(System on a Chip)である「Medfield(メドフィールド)」の概要も明らかにした。Medfieldは、「Atom Z2460」の製品名で出荷されている。CPUコアはシングルコアの32nm版Atomコア「Saltwell(ソルトウェル)」、GPUコアは「PowerVR SGX540」、2チャネル(2x32)のLPDDR2を備え32nmプロセスで製造される。チップ自体のコードネームは「Penwell(ペンウェル)」で、Medfieldはプラットフォームとしてのコードネームだ。Intelは、このMedfieldの世代から、Atomでスマートフォンを本格的に狙う。

Medfieldの概要

　Hot Chipsでは、不鮮明ながらMedfieldのダイレイアウトが明らかにされた。I/Oを除いたダイの半分がグラフィックス関係で占められていることがわかる。また、パッケージでは、携帯電話市場で求められる「Package-on-Package(POP)」のオプションがあることも明らかにされた。最大2GBまでのLPDDR2をPOPパッケージに収めることができる。

MedfieldのダイレイアウトPOPのオプションもあるMedfield

　電力制御では、負荷に応じて電圧と動作周波数を切り替える「DVFS(Dynamic Voltage and Frequency Scaling)」を細かなステップで行なう。100MHzから1.6GHzまでのレンジで振ることが可能だ。高周波数で早くジョブを終わらせることで、早くアイドル状態にして電力の消費を抑えるという発想だ。

電力制御やクロック周波数

　また、電力制御では、従来のCPUで行なってきたC6のパワーゲーティングまでの制御のほかに、SoC全体での電力制御として新しく「S」レベルのステイトが設定された。CPUコア以外のユニットをパワーゲイトし、LPDDRをセルフリフレッシュにするSOi1と、完全にオフにするSOi3が新たに設けられた。

Cステートの遷移

　システム全体では、非CPUコア部分が大部分で、しかもグラフィックスは電力を消費するため、SoC全体での電力制御の効果は大きい。SOi3の状態では、パワーマネージメントユニット部分だけが動作しているだけとなる。

SoC全体の電力制御

　こうしたSoC型の省電力機能の導入に合わせて、OS側に対するパワーマネージメントのAPIも拡張される。こうして概観すると、Medfieldがスマートフォンに最適化されたSoCになっていることがわかる。実際には、先行するARMベースのスマートフォン向けSoCに周回遅れで追いついた段階だが、Intelは念願のモバイル市場攻略にこのMedfieldから本腰を入れる。Z2460の後に、2倍パフォーマンスの「Atom Z2580」と、ローコストの「Atom Z2000」が続く。

スマートフォン向けのSoCとなったMedfield

●Ivy Bridgeファミリの省電力技術

　Intelはこのほか、Hot Chipsで、「Ivy Bridge(アイビーブリッジ)」ファミリの省電力制御についても発表を行なった。Ivy Bridgeのパワープレーンは、下の図のように、グリーンのCPUコア部分と、パープルのLL(Last Level)キャッシュ部分、レッドのノースブリッジ部分と、ブルーのGPUコア部分、そして、グレーのそれ以外の部分に分かれている。基本はそれまでのSandy Bridge(サンディブリッジ)と同じだが、Ivy Bridgeでは、電力制御はより拡張され、DDRメモリI/Oもパワーゲーティングされるようになった。

Ivy Bridgeの電力制御

　Ivy BridgeのLL(Last Level)キャッシュは16wayで、Way単位でスリープさせることができる。この時に、LLキャッシュのアクティブなwayを減らすにつれて、キャッシュ部分の電圧も下げる。これは、アクティブなキャッシュブロックが少なくなると、電圧を下げる場合に障害となる、低電圧時にデータを保持できないセルがブロックに含まれる可能性が減るからだという。こうした細かな省電力化によって、Ivy BridgeではSandy Bridgeより平均の電力消費が下がっている。

LLキャッシュの仕組み

　また、Hot ChipsではIvy BridgeのコンフィギュラブルTDP(Thermal Design Power:熱設計消費電力)についても説明された。これは、すでにIntel Developer Forum(IDF)等で説明されているが、動的にTDPを変化させる技術だ。従来のTDPビンによる切り分けを越えたシステム設計が可能になる。例えば、ノートPCに、排熱機構を備えたドックステーションを接続して、高いTDPに再設定することが可能だ。また、オーバークロッキング機能についても触れられた。

コンフィギュラブルTDP

●Intelの切り札的な技術Near-Threshold Voltage

　Hot Chipsでは、このほかにIntelはXeon Processor E5(Sandy Bridge-EP)ファミリのバスアーキテクチャや電力制御などについても講演が行なわれた。さらに、Intelの技術の中で、最も注目を集めている、近しきい電圧(Near-Threshold Voltage:NTV)回路技術についてもセッションが行なわれた。

　Intelは超低電圧動作を可能とするこのNear-Threshold Voltage技術を、将来の電力制御の切り札にするつもりで、積極的に開発を行なっている。現在は、32nmプロセスで、NTV技術を使ったCPUをまるまる試作、動作試験を行なっている。Hot Chipsでは、試作チップ「Claremont」の概要を発表した。Claremontのターゲットは0.5Vで66MHzで20mWの動作を可能にすることで、1.05V時に525MHzと非常に広い動作周波数&電圧のレンジを持つ。

Near-Threshold Voltage技術
Intelのパワーパフォーマンス戦略
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