後藤弘茂のWeekly海外ニュース
チップレットレースで静かに突き進むIntelのパッケージ技術
2019年12月27日 13:53
ムーアの法則ページ3から始まったチップレット化
Intelをはじめ、チップベンダー各社は一斉にチップレット化へと向かっている。チップレットとは、従来のチップのダイに搭載された機能を分割した、小さなダイだ。単体の大きなダイから、相対的に小さなダイを接続した構成へと切り替えることがチップレット化だ。
チップレット化への流れには複雑な背景があるが、重要なポイントは先端プロセスが複雑になりつつあり、製造コストが上がっていること。現在、半導体メーカーは、半導体のフィーチャサイズ、つまり、メタルピッチ(配線間隔:Metal Pitch)やゲートピッチ(ゲート間隔:Gate Pitch)、フィンピッチ(フィン間隔:Fin Pitch)のスケーリングだけでは微細化ペースを維持できないため、「Design-Technology Co-Optimization (DTCO)」と呼ぶ回路設計と結びついたスタンダードセルの小型化によって微細化を進めている。こうした流れもプロセス技術を複雑にして、コストを押し上げる要因となっている。
そのため、複数の小さなダイのチップレットで大きなチップを構成しようというアイディアが勢いづいている。チップレット化の方向は、Intelの創業者の1人、Gordon E. Moore(ゴードン・E・ムーア)氏が1965年に発表した「ムーアの法則(Moore's)」の3ページ目で予言されている。
これはチップレット化プログラムを推進する「米国防高等研究計画局(Defense Advanced Research Projects Agency:DARPA)」のホームページに記載されている内容だが、最近はIntel自身も「ムーアの法則ページ3」を盛んに引用している。チップレット化が、Intelの根幹を作ったムーア氏の思想に反するものではないと、主張しているように見える。
現在のマルチダイ技術の先の研究を進めるIntel
Intelは、チップレット化のための技術として、2.5D(2.5次元)実装技術の「EMIB(Embedded Multi-die Interconnect Bridge:イーミブ)」や3D(3次元)実装技術の「Foveros(フォヴェロス)」、2.xD/3D実装技術の「ODI(Omni Directional Interconnect)」を開発している。じつは、Intelは静かにマルチダイ統合のためのパッケージ技術の先端研究を進めている。
現在のチップレットは、AMDのようにパッケージ基板内の配線で接続するか、HBMメモリのGPUのようにシリコンインタポーザを使う方法が一般的だ。しかし、Intelはそれらとは異なる技術へと向かっている。それは、Intelが目指すチップレット化のためには、既存技術では対応できないからだ。
Intelが目指しているのは、単体のダイで構成するモノリシック(Monolithic)なチップに近い性能や電力効率を、チップレット構成で実現することにある。そのために、ダイ間の接続技術を革新し、より広帯域/面積でより低エナジー/伝送ビットにする必要がある。Intelが目指すのは、短期的には、500GB/平方mmのダイ間伝送帯域密度と、1pJ/bit(picoJoule/bit:ピコジュール/ビット)以下の伝送エナジー。長期的には、1TB/平方mmのダイ間伝送帯域密度と、0.1pJ/bit以下の伝送エナジーだ。0.1pj/bitまで持っていけば、片方向1TB/secのデータ帯域でも、計算上は片方向で0.8W、双方向で1.7Wにまでエナジーを抑えることができる。Intelが2.xD/3Dの新技術を次々と発表しているのは、こうしたゴールを見据えているためだ。
パッケージが配線地獄となるMCM(Multi-Chip Module)
現在のチップレットのほとんどは、パッケージ配線でダイ間を接続している。AMDのZEN CPU系のマルチダイや、Intel CPUのeDRAMチップの封止も同様だ。パッケージ上に複数のダイを並べて、パッケージ配線で接続する従来の方式は、「2D」や「MCM(Multi-Chip Module)」と呼ばれることもある。2.xDや3Dも広義ではMCMだが、通常はオンパッケージのものをMCMと呼ぶことが多い。
2DのMCMでは、チップにはThrough Silicon Via (TSV)などの特殊な技術が必要ないため、チップの製造コストを抑えることができる。ダイはパッケージ上に並ぶため、排熱の難度も上がらない。
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しかし、ダイの間は通常のパッケージ基板上の配線となるため、配線間隔は相対的に広く配線密度が低くなる。通常では、チップ間は数10本の信号線で結び、AMDのZEN 2の場合は片方向で32本から64本。実装面積当たりの伝送帯域は狭く、AMDのZEN 2の場合は片方向で26GB/sec～52.6GGB/sec。伝送エナジーは通常は数pj/bitから10数pj/bitレベルで、AMDのIFOP(GMI)は、最短部分で2pj/bit程度だ。
2D MCMでは、低帯域と高伝送エナジーだけでなく、パッケージ設計も複雑になり、実装面積も大きくなる。下は、AMDが2018年のISSCC(IEEE International Solid-State Circuits Conference)で発表した、Naples(初代EPYC)のパッケージ配線だ。配線には4レイヤを使っているが、4個のダイを結ぶ配線と、4チャネルのDDR4メモリの配線、高速I/Oの配線で、じつに複雑極まりないアクロバティックなパッケージ配線となっている。また、配線のために、ダイ同士の間隔を開けて配置しなければならない。
高性能チップではまだ普及していな3D統合
帯域や電力に制約のあるMCM(Multi-Chip Module)に対して、登場したのが3Dチップスタッキング(積層)技術で、ダイを重ね合わせて立体に半導体チップを構成する。ダイは通常、片面にしか接続端子を生成できない。そこで、シリコン貫通ビア(TSV:Through Silicon Via)技術を使って、ダイのシリコン基板を貫通した穴を開けて垂直方向の配線を行ない、ダイの背面にも端子を配置できるようにした。
3D TSV統合は、チップ間を重ねてダイレクトに端子で接続するため、広帯域かつ低電力のダイ間接続が可能となる。たとえば、CPUの上にメモリのダイを積層すれば、最大のメモリ帯域を最少の電力で得られる。JEDECのモバイル用の3D DRAMメモリ規格の「Wide I/O」、「Wide I/O2」は、こうした使い方を想定して策定された。3Dに積層するため、実装面積も最少にできるため、モバイルに向いている。
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しかし、Wide I/O系メモリはほとんど立ち上がらず、3D TSV統合自体もイメージセンサーなど一部のアプリケーションでは成功したものの、高性能コンピューティングデバイスには普及していない。それは、TSVを適用するハードルが高いためだ。
コンピュート向けCPUなど高性能プロセッサをベースダイとした場合、CPUのダイにTSVを使う必要がある。TSVによるビアは先端ロジックプロセスにとってはかなり大きく、また、加工のためにTSVの回りにスペース(キープアウトゾーン)を開ける必要がある。そのため、CPUにTSVを使うと、ダイサイズが大型化する。CPUを先端プロセスで製造する場合、ウエーハコストが高いため、ダイが大型化するとコストが大きく上がる。そもそも、半導体ファウンドリが、先端プロセスではTSVのオプションを提供していない。Intelのような自社fabを持つ半導体ベンダーなら先端プロセスにTSVも不可能ではないかも知れないが、プロセスの立ち上げ時期には間に合わないだろう。
また、上のトップダイへは、下のベースダイのTSV経由で電力を供給することになり、これも問題をはらむ。通常のダイでは、電力はC4バンプから直接最上層の配線に供給されるが、3D TSV積層のトップダイ場合は、ベースダイのTSVを経由してマイクロバンプ経由で共有される。その分抵抗を増やしてしまう。電力の問題を軽減しようとするとTSVを増やさなければならなくなり、さらにコストが増えることになる。さらに排熱の問題がある。下のベースダイは、上のトップダイを経由して多くの熱を逃すことになる。このサーマルレジスタンスも問題になる。
普及しているが制約も多い2.5Dシリコンインタポーザ
今のところ、3D TSV統合は高性能コンピューティングには浸透していない。その代わり、2.5D技術がハイエンドのコンピューティングデバイスでは幅広く使われている。最も多いのが、CPUやGPU、アクセラレータなどのプロセッサと、2.5D向であるHBM系メモリの統合。そのほかにも、ロジックチップ同士の接続でも使われている。
2.5Dでは、複数のダイを、ベースのインタポーザの上に配置、インタポーザ内の配線で接続する。2.5D技術は、現状ではシリコンインタポーザ(Silicon Interposer)を使う技術が一般的となっているが、今後は「Redistribution Layer(RDL)」も浸透すると見られている。
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シリコンインタポーザの実態は、配線層だけでトランジスタを持たない半導体チップだ。通常は、配線だけで機能を持たないパッシブダイ。通常は65nmや90nmといった古いプロセスで製造され、TSV技術によりチップの背面への配線も行なわれる。プロセッサとメモリの組み合わせの場合、プロセッサはマイクロバンプでインタポーザに接続、インタポーザ内の配線を経由してマイクロバンプでメモリに接続する。パッケージ基板の配線と比べるとはるかに配線密度を上げることができる点が利点だ。そのため、HBMのような信号線のピン数が1,000を越えるメモリも接続できる。
また、3D TSV統合と異なり、プロセッサダイはTSV技術を使う必要がない。そのため、TSVによりプロセッサダイの面積が食われることがなく、先端プロセスも使える。制約がないため、高性能プロセッサを2.5Dに載せられる。この点が、高性能な分野で2.5Dが受け容れられている要因だ。
ただし、3D TSV統合とは異なり、2個のダイを直接接続するのではなく、いったんインタポーザ内の配線を通すため、制約がある。まず、伝送エナジーは3D TSVよりどうしても多くなる。また、インターコネクトの転送レートを上げる場合は、インタポーザ自体を改良して、たとえば、ガラスインタポーザを導入するなどの必要が出てくる可能性がある。
2.5Dインタポーザの場合、ベースのインタポーザの上に載せるダイへの接続は、すべてTSVを経由する。高消費電力のプロセッサでは、TSV経由の電力供給に工夫が必要になる。信号品質がクリティカルな機能も考慮する必要がある。また、すべてのダイをインタポーザ上に載せる必要があるが、インタポーザの面積は製造技術で制約されている。現在のシリコンインタポーザは1,600平方mm以上をサポートできるが、それでもNVIDIAのハイエンドGPUではぎりぎりのサイズだ。
しかし、シリコンインタポーザの最大の問題は、コストだ。シリコンインタポーザは枯れたプロセスで製造するとはいえ、半導体チップであり、さらにTSV加工が必要で、ウェーハシニングもあるためコストがかかる。
既存の技術の不足をカバーするIntelの新技術群
IntelのEMIBやFoveros、ODIは、こういった従来の2.5Dや3D技術の弱点をカバーするために開発されている。EMIBは、シリコンインタポーザと同等性能で、より低コストかつトップダイへの優れたアクセスを供給する。IntelはEMIBをサーバーに浸透させ、最終的には低コストを武器に、クライアントPC向けのCPUにもメモリ統合の技術としてEMIBを導入しようとしている。
また、IntelはFoverosを、先端プロセッサコアを無理なく3D TSV統合できるベースとして提供する。Foverosは、2.5Dのインタポーザをアクティブダイにしたソリューションとも考えることができる。そう考えると、Foverosはモバイルに限定されず、さらに幅広く適用される可能性がある。
