後藤弘茂のWeekly海外ニュース
超広帯域メモリの採用を可能にするIntelの新パッケージング技術「EMIB」
（2015/2/3 15:32）
IntelがHBMなどの採用を容易にする技術を開発
将来のIntelのハイエンドGPUコア内蔵CPUは、現在のeDRAMではなく、HBM(High Bandwidth Memory)を搭載するようになる可能性がある。その場合、単にメモリチップが変わるだけでなく、メモリ量と使い方が変わる。128MBではなく、数GB単位のメモリを載せるようになり、キャッシュではなくメインメモリの一部として使われるようになる可能性が高い。
IntelがHBMを採用する可能性が高いと見るのは、IntelがHBMに最適なパッケージソリューションを開発したからだ。現在のHBMは、一般的な2.5D(2.5次元)ソリューションの場合、Through Silicon Via(TSV)技術を使ったシリコンインタポーザがほぼ必須となっている。しかし、Intelが開発したパッケージ技術「Embedded Multi-die Interconnect Bridge(EMIB)」は、コストが高いTSVインタポーザを使わずに2.5Dのチップ接続を可能にし、低コストで実現できるとIntelは主張している。
EMIBが意味していることは、Intelが、HBMなどの超広帯域メモリ技術を低コストに利用できる技術を実現した可能性があるということだ。IntelはEMIBをHBMに応用できるとは説明していないが、目指す方向は共通している。EMIBをHBMに適用できるなら、膨大な数量のCPU生産を行なうIntelが、自社製品に広く超広帯域メモリを採用できる道が開けたことになる。HBMを使うとすれば、その用途の1つは、現在のeDRAMソリューションの後継となる大型GPUコア内蔵の超広帯域メモリCPUだ。
メモリ容量が限られる現在のIntel eDRAMソリューション
Intelは、現在のHaswell GT3eに搭載しているeDRAMチップは、コスト的に大きな問題ではないとしている。その理由はいくつか考えられる。まず、Intelは自社Fabを回転させるために、自社Fabの製造キャパシティを埋めなければならない。Intel Fabで製造するeDRAMは、キャパシティを埋めるいい製品になるため、製造コストは問題にならない。ロジックプロセスと基本は同じラインで製造できるため、設備的なムダも少ないと見られる。
しかし、IntelのeDRAMのDRAMセルは特殊な設計となっており、そのためメモリ容量を大きくできない。Intel eDRAMはロジックプロセスに埋め込むため、キャパシタがビット線上にあるCOB(Capacitor Over Bitline)で、M2からM4までの配線層のスペースを使ってキャパシタを生成している。キャパシタ自体は金属膜で絶縁膜を挟んだMIM(Metal Insulator Metal)で、容量は22nmプロセスで14.2fF/cellとなっている。
メモリセルは1T-1C(1トランジスタ-1キャパシタ)構成で、アクセストランジスタには22nmの3Dトランジスタ(Tri-Gate)を使っている。アクセストランジスタとキャパシタは上下に3D配置されている。メモリセルは一見「8F2」に見えるが、ワード線はロジックプロセスの上層配線でピッチが広いため、DRAMメモリセルの面積は0.029平方μm(29,000平方nm)とかなり大きい。
このように、Intel eDRAMはDRAMセル自体が大きい。そのため、第1世代のeDRAMは77平方mmのダイサイズで容量は1G-bitと、DRAMにしてはダイサイズの割に容量が非常に小さい。Byte換算だと128MBだ。容量が128MBと小さいため、IntelはこのeDRAMを、ハードウェア管理のキャッシュとして使っている。そのため、CPU側に、非常に容量の大きなタグRAMを内蔵しなければならなくなった。おそらく、L3キャッシュと同量程度のタグRAM用SRAMを載せているとみられる。結果として、HaswellのGT3eソリューションでは、CPUもタグRAMで肥大化し、CPU側のダイコストも上がっている。
HBMなどを使うようになると、メモリ量とメモリ管理の方式が大きく変わると見られる。メモリ量は、CPUのパッケージに数GBが内蔵されるようになる。それだけの量のメモリとなるとハードウェア管理キャッシュにすることはナンセンスだ。そのため、メインメモリとしてアドレス空間にマップ、ソフトウェアでパッケージ外のDDR系メモリとアクセス制御を管理することになると見られる。言い換えれば、ソフトウェア管理にしても見合うだけのメモリ容量となる。実際、AMDはこうしたHBMの使い方のビジョンを持っており、Intelも似たような発想を持っている可能性が高い。
HBMの普及の障害の1つはTSVインタポーザのコスト
HBMはIntelのカスタムeDRAMソリューションと比べると、メモリ帯域だけでなくメモリ容量を大きくすることができる。メモリはより深い階層化へと向かっており、HBMのような“近くて速い汎用メモリ”は、今後は必須の技術になる可能性がある。とは言え、HBMには大きな弱点がある。それは、HBMのメインの実装方式となる2.5Dは、コストが高く、アセンブリが複雑であることだ。
TSVシリコンインタポーザは、言ってみれば配線層だけのシリコンチップだ。CPUやメモリなどの通常の半導体チップは、フロントエンドのトランジスタ層と、バックエンドの配線層でできている。シリコンインタポーザは、バックエンドの配線だけで形成されており、TSVホールでダイの表裏を繋いだ配線を行なっている。
2.5Dの広帯域メモリソリューションでは、TSVインタポーザ上に、CPUやGPUなどのロジックチップとDRAMチップを載せる。どちらも、インタポーザとはマイクロバンプで接続する。インタポーザ自体は通常のバンプでPCBに接続する。
問題となるのはHBMのコスト。半導体製造工程のフロントエンドのプロセッシングを行なわず、枯れたプロセス技術で製造するとは言え、シリコンチップのTSVインタポーザには相応の製造コストがかかる。HBMの2.5Dを、有機素材パッケージで実現しようという技術研究もされているが、HBMの配線密度は高いため、そのままでは難しい。HBMが立ち上がりボリュームが出るようになれば、TSVインタポーザのコストも下がると見られているが、それには時間がかかる。最初の世代のHBMはロジックチップもDRAMの最下層に使うことになり、フル帯域を出すには最低4層のスタックが必要になったことで、HBMは当初の構想より高コストなソリューションとなってしまった。
こうした事情から、HBMは最初はハイエンドGPUやHPC(High Performance Computing)システムなどから緩やかに普及すると見られている。現在のGDDR5を一気に置き換えることは、コスト的に難しい。また、GPU統合型CPUへの適用も、コストが壁になっている。
TSVインタポーザを不要にするIntelのEMIB技術
こうした状況で、Intelが発表したのがEMIBだ。EMIBは、TSVインタポーザを使わずに、高密度なチップ間配線を実現する。TSVインタポーザを使う2.5Dと比べると、低コストかつシンプルなアセンブリプロセスで実現できることが利点だとIntelは説明する。
EMIBでは、ダイ(半導体本体)間のインターフェイス部分だけを、非常に小面積のサブストレートで接続する。「EMIBは、エンベデッドブリッジだ。非常に小さなシリコンピースで、2ダイを接続するのに必要充分なだけのサイズとなっている」と、昨年(2014年)のIntel Developer Forum(IDF)時にIntelのSunit Rikhi氏(General Manager, Intel Custom Foundry/Vice President, Technology and Manufacturing Group, Intel)は説明した。
EMIBでは、ダイ間を接続するための小さなFCBGAサブストレートをパッケージ内に埋め込む。TSVインタポーザは複数のダイを載せる大きなシリコンだが、EMIBはダイ同士のインターフェイス面積をカバーするだけの非常に小さなシリコンになる。また、TSVインタポーザでは、インタポーザにTSVホールを開ける必要がある。それに対して、EMIBでは、TSVは不要だ。また、EMIBがパッケージサブストレートに適切に組み込まれていれば、アセンブリのプロセスも簡素になる。
上がIntelが示しているEMIBとTSVインタポーザを比較した図だ。一見、EMIBの方が劇的にシンプルになるように見えるが、もちろん、そう簡単な話ではない。上のスライドではパッケージサブストレートにEMIBのブリッジシリコンを埋め込む工程が省かれているからだ。EMIBの埋め込みも、ダイ側のピンに合わせたキャリブレーションが厳密で、それなりにハードルがあるはずだが、Intelはそれについては説明していない。また、EMIBのサブストレートはFCBGAとなっており、どれだけ高密度なボールにまで対応できるのかが明確にされていない。
MCPとは配線密度が異なるEMIBソリューション
IntelのEMIBについては、現状では、まだ出ている情報が少なく、判断が難しい。昨秋の段階では、EMIBはプロトタイプによるテストの段階だと説明していた。IntelはEMIBを、ファウンダリ顧客に対しても提供する。ファウンダリ顧客に対しては、今年(2015年)中にサンプル出荷ができると説明している。
IntelはEMIBとHBMを結びつけてはいない。しかし、EMIBパッケージの最終的なターゲットの1つが、2.5Dソリューションが必須となっているHBMにあることは確実だと見られる。IntelはEMIBの最大の利点を、より高密度な配線ができることとしており、HBMの方向性と合致している。
EMIBは、現在のHaswell eDRAMソリューションのようなMulti-Chip Package(MCP)とは何が違うのか。最大の違いは高密度配線の実装が簡単にできることだ。例えば、現在のIntelのeDRAMは、片方向64-bitのインターフェイスを6.4Gbpsの高転送レートで駆動して、上り下り合計で102.4GB/secの転送レートを実現している。MCPでは配線密度が制限されるため、転送レートを上げることでメモリ帯域を引き上げている。
それに対してHBMでは、1,024-bitのメモリインターフェイスを使う。128-bitのメモリチャネルを8チャネル束ねる超幅広インターフェイスだ。データ転送レートは、第1から第2世代のHBMで、1～2Gbpsと比較的抑えられている。しかし、インターフェイス幅が広いため、中速でも1スタックで128～256GB/secのメモリ帯域を実現できる。
広くて配線距離の短いインターフェイスを低速で駆動した方が消費電力は抑えられる。HBMはGDDR5に対して、帯域当たりの電力消費は50%以下とされており、電力効率が非常にいい。IntelがEMIBでHBMを使うことができるようになれば、より広帯域を、より低い電力で実現できるようになる可能性がある。