後藤弘茂のWeekly海外ニュース
ZEN+Vegaとなった「Ryzen Mobile」ファミリの詳細
2017年10月26日 22:00
APU版Ryzenがいよいよ登場
AMDが、いよいよZENコアベースのモバイル製品を投入する。まずディスクリートCPUベースのRyzenが登場、次にCPUコアとGPUコアを統合したAPU版のRyzenが市場に登場する。APU版では、GPUコアは最新のVegaコアとなり、CPUコアとGPUコアのどちらも最新アーキテクチャとなる。
ZENのAPU版は「Raven Ridge(レイヴンリッジ)」のコードネームで知られていた。製品としては、APU版Ryzen Mobileは「Ryzen 7 2700U」、「Ryzen 5 2500U」の2 SKUがまず登場する。いずれも15WからのTDP(Thermal Design Power:熱設計消費電力)となる。AMDは、Raven Ridgeによって、これまでIntelに対して圧倒的に劣勢だった超薄型ノートPC市場への浸透を狙う。
Raven Ridgeは、ZEN世代の初のAPUだ。4個のZENコアと、10個のCU(Compute Unit)を持つVega GPUコアを、新しいオンチップファブリック「Infinity Fabric」で統合する。メモリは2チャネル(x128)のDDR4、GLOBALFOUNDRIESの14nm 3Dトランジスタプロセスで製造されると見られる。
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ZENコアは各コアがそれぞれ2スレッドのSMT(Simultaneous Multithreading)であるため、8スレッド並列実行となる。従来のAPUに搭載されていたBulldozer系CPUコアも2スレッド実行だが、CPUのマイクロアーキテクチャはまったく異なり、シングルスレッド性能が格段に高い。つまり、AMDのAPUのCPU性能が大幅にブーストされることになる。
CPUコアの動作周波数は上位のRyzen 7 2700Uがブースト3.8GHz/ベース2.2GHz、Ryzen 5 2500Uが3.6GHz/2.0GHz。CPUのマイクロアーキテクチャは従来のZENを継承している。整数演算パイプが4、ロード/ストアが2、SIMD(Single Instruction, Multiple Data)浮動小数点演算系が4の構成だ。
GPUコアの構成は、Ryzen 7 2700Uが10 CU(Compute Unit)、Ryzen 5 2500Uが8 CUとなる。各CU(Compute Unit)はそれぞれ64個の32-bit浮動小数点演算ユニットを持つ。基本アーキテクチャはディスクリートGPUのVegaと同様だが、16-bitのSIMD演算がサポートされているかどうかはわかっていない。
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10 CUでは合計で640個の32-bit浮動小数点積和算ユニットとなり、従来のCarrizo/Bristol Ridgeの8 CU 512浮動小数点積和算ユニットより25%増えた。GPUコアを1GHzで動作させるとするなら、1.28TFLOPSとなる計算だ。ちなみに、ディスクリートGPUのVegaは、「Radeon RX Vega 64」で約12.66TFLOPS(ブースト時)、PlayStation 4(PS4)は約4.2TFLOPSだ。
統合化された内部ファブリック
Raven Ridgeは、CPUコアとGPUコアを統合する点では従来のAMD APUと変わらない。しかし、チップアーキテクチャ、とくにチップ内で各ユニットを接続するファブリックは、大きく変わった。従来はCPUコアとGPUコアの間はFusion Compute Link(ONION/ONION+)で結ばれ、GPUコアとメモリコントローラの間はRadeon Memory Bus(GARLIC)で結ばれていた。今回のRaven Ridgeでは、バスは「Infinity Fabric」に統合化されている。
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Infinity Fabricの実体は、データ転送を行なう「Infinity Scalable Data Fabric(SDF)」と、制御系の信号を伝達する「Infinity Scalable Control Fabric(SCF)」の2系統となる。ディスクリートCPUのRyzenでは、SDFは片方向256-bit(32-byte)幅のインターフェイスだった。Raven Ridgeも同様の広インターフェイスの広帯域転送ファブリックだと推測される。
Infinity SDCにおいて、ディスクリートCPUとAPUの違いは、ファブリックのクライアント数。ディスクリートCPUでは、2個のCPUクラスタとI/Oハブ、メモリコントローラの4クライアントだった。APUのRaven Ridgeでは、CPUクラスタ、GPUクラスタ、I/Oハブ、メモリコントローラ、マルチメディアエンジン、ディスプレイエンジンの6クライアントとなっている。
ここで重要な点は、従来はI/Oハブを経由してGPU側についていたマルチメディアエンジンとディスプレイエンジンも、Infinity SDCに接続されている点だ。これは、省電力制御などとも絡んでくる。
きめ細かな電力制御
CPUコアでは、パフォーマンス/パワーマネージメントで新機能が追加された。CPUの動作周波数をブーストする「Precision Boost」では、従来は、1コアまたは2コアがアクティブだった場合に、アクティブコアの動作周波数をブーストしていた。Raven Ridgeの「Precision Boost 2」では、3コア時などにもブーストされるようになった。各コアがSMTにより2スレッドが可能なので、スレッド数では6スレッドまでのブーストとなる。もちろん、1コアだけのブーストと比べると、動作周波数のアップは低いものの、従来はベース周波数だったケースでも、性能のアップを見込むことができる。動作周波数のアップは従来どおり25MHz刻み。
ZENコアでは、冷却能力に応じてCPUの動作周波数をPrecision Boostの動作周波数以上にブーストする「XFR(Extended Frequency Range)」が導入された。Ryzen Mobile版のZENコアでは、従来のXFRの代わりに「Mobile XFR」が加えられた。Mobile XFRでは、冷却能力に応じて、ブーストされた周波数をより長い時間持続させる。温度センサーによってブースト時間を最適化することで、性能を引き上げる。
ZENでは、デジタルLDO(Low Drop-Out)レギュレータによるコア単位の電圧制御を行なっている。Raven Ridgeではこの機能は拡張され、CPUコアとGPUコアの両方に適用された。Raven Ridgeでは、オンボードのシステムボルテージレギュレータ(VRM)から、もっとも高いVIDのコアに合わせて入力されたコア電圧RVDDを、各コア毎に個別のVDDに落とし込む。従来は、CPUコアとGPUコアそれぞれに個別のVDDで供給していたが、Raven Ridgeでは単一のRVDDで供給する。
Intelも統合ボルテージレギュレータを採用していたが、AMDのLDOレギュレータは多くの点で異なる。AMDでは、システムボルテージレギュレータからの入力電圧が、VIDに応じて変化する。最高VIDに合わせたRVDDから、高周波数のコアにはそのままVDDを、低周波数のコアにはダウンコンバートしたVDDを供給する。そのため、チップが低電圧駆動時には、VIDも低くなるため、ダウンコンバートの幅がせまくなり、ロスが低減できる。
Raven Ridgeでは、4個のCPUコアと1個のGPUコアに対して、統一されたソースから電力が供給される。4個のCPUコアと1個のGPUコアは、それぞれ独立した周波数と電圧で動作することができる。GPUコアは10個のCU(Compute Unit)がすべて同じ周波数&電圧で動作する。統合されたパワーレイルの採用によって、APUとしてのRaven Ridgeは相対的に電力効率が高くなっている。また、CPUコアまたはGPUコアがブーストするさいにピーク電流量のヘッドルームも増えているという。
強化されたパワーゲーティング
Raven Ridgeではモバイル向けにパワーゲーティングも強化された。パワーゲーティングスキムは、CPUコアではアイドルに入ったCPUコアから「CC6」スリープステートに入る。すべてのCPUコアがCC6ステートに入ると、「CPUOFF」となり共有L3キャッシュがスリープに入る。GPUコア側はアイドルに入ると95%のユニットがパワーゲーティングされる。「GPUOFF」でさらにGPUコアの電力がカットされる。CPUコアとGPUコアがどちらもOFFステートに入ると、システムのVDDレギュレータがオフになり、コアへの電力供給が止まる。
Raven Ridge全体のパワーゲーティングは、Infinity Fabricによって大きく2つのリージョンに分かれる。リージョンAは、CPUとGPU、I/Oハブのインターフェイス。リージョンBは、メモリコントローラとマルチメディア、ディスプレイのインターフェイス。例えば、ムービーの再生は、リージョンBだけをアクティブにして、リージョンAをパワーゲートした状態でできる。また、パワーゲイトステートからの復帰も、Raven Ridgeでは大幅に高速化されている。
将来のAMD APUはHBCC搭載の可能性も
AMDのディスクリートGPU「Vega」には、「HBCC(High-Bandwidth Cache Controller)」と呼ぶ特殊なメモリコントローラを搭載した。HBCCは、ディスクリートGPUのメモリだけでなく、CPU側のシステムメモリをシームレスにGPUメモリとして扱うことができるようにする仮想メモリシステムのハードウェアコントローラだ。HBCCによって、現在のVegaでは、システムメモリの一定領域をGPUメモリとして扱い、GPU側のローカルメモリをシステムメモリに対するキャッシュとして振る舞わせることができる。
しかし、今回のRaven RidgeにはHBCCは搭載されていない。そもそもAPUであり、物理的にシステムメモリをCPUコアとGPUコアで共有する仕組みとなっているため、HBCCを噛ませても性能上の向上が見込めないからだ。ただし、Joe Macri氏(CTO Client Graphics Business, Corporate Fellow, AMD)氏によると、将来的に不揮発性メモリをAPUの拡張メモリとしてマップするといった場合には、HBCCが使われる可能性があるという。その場合は、HBCCはGPUメモリ空間だけでなくCPUメモリ空間も不揮発性メモリにマップすることになるかもしれない。
Raven RidgeのCPUコアとGPUコアのコヒーレントモデルは、従来のHSAメモリモデルのまま据え置かれている。キャッシュスヌーピングもGPUコアからCPUコアの一方向と見られる。
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