ISSCC 2011のカンファレンス中日(22日)の講演セッションが終了した。中日は不揮発性メモリの講演セッションから、トピックスをお届けする。低コスト64Gbit大容量NANDフラッシュメモリの講演が2件と、データ転送速度がきわめて高い抵抗変化メモリの講演が1件である。

　NANDフラッシュメモリの開発目標は粗く言いきってしまうと大容量化、それも同じチップ価格で容量を拡大することだ。具体的には記憶容量を2倍に増やしつつ、同じシリコンダイ面積を維持することを意味する。過去の経験則では、おおよそ160～170平方mmのシリコンダイ面積で製品チップが提供されてきた。もちろんシリコンダイ面積は、小さい方が望ましい。フラッシュメモリメーカーにとっては製造原価が下がるし、フラッシュメモリユーザーによっては価格低下の余地が大きくなる。

　この意味で、大手ベンダーである東芝とSanDiskが2bit/セル(MLC)技術で151平方mmと小さな64Gbitチップを共同で開発した意義は大きい(講演番号11.1)。64GBクラスのSSD(Solid State Drive)やUSBメモリなどは、現在の32GBクラスとほぼ同じ価格で市場に出回ることが約束されたに等しいからだ。

　メモリチップの内部はおおまかには、記憶部であるメモリセルアレイと、機能部(デコーダやセンスアンプなど)であるペリフェラルに分けられる。シリコンダイ面積に占めるメモリセルアレイの比率(セル比率)が高いほど、高密度なメモリだとみなせる。

　通常のメモリチップでは、セル比率は60%前後だと言われている。ところが東芝とSanDiskが共同開発した今回のチップでは、セル比率が79%にも達する。ペリフェラルの占める面積が異様に少ない。メモリセルアレイの物理プレーンを2個に減らして行デコーダを半分に減少させたり、最上層金属配線のレイアウトを整理したり、消去動作用のビット線レイアウトを変更したりといった工夫を積み重ねることで、小さなチップを実現している。シリコンダイ1平方mm当たりの記憶容量は54MB。MLC方式のNANDフラッシュではもちろん、過去最高の密度である。

64Gbit NANDフラッシュメモリの開発事例	東芝とSanDiskが共同開発したMLC方式64Gbit NANDフラッシュメモリのシリコンダイ写真

　これに対してトップベンダーのSamsung Electronicsは、3bit/セル(TLC)方式の導入によって144平方mmとさらに小さなシリコンダイに64Gbitの容量を詰め込んだ(講演番号11.8)。シリコンダイ1平方mm当たりの記憶容量は55.5MBで、半導体メモリとしては過去最高である。

　3bit/セル(TLC)方式のNANDフラッシュメモリは、2bit/セル(MLC)方式に比べると、書き込み速度が低い、書き換え可能サイクル数が少ない、といった課題があると言われている。Samsung Electronicsが開発した64GbitのNANDフラッシュメモリは、3bit/セル(TLC)方式でありながら、2bit/セル(MLC)方式に近い性能を実現した。例えば書き込みスループットは、7MB/secを達成している。データ書き込みでのしきい電圧確認作業の繰り返しを省くことで、書き込み時間を短縮した。

　なおISSCCの論文集では製造技術を「20nm-node」とあいまいに表記するとともにシリコンダイ面積とメモリセル面積を記載していなかったが、講演では27nmルールであること、シリコンダイ面積が141平方mmであること、メモリセル面積が0.00375平方μm(1bit当たり0.00125平方μm)であること、などを公表していた。

Samsung Electronicsが開発した64GbitNANDフラッシュメモリの概要とシリコンダイ写真。セル効率は65.3%である	3bit/セル(TLC)のしきい電圧の分布(測定値)。非常にきれいな分布を得ている

　このほかソニーが、次世代不揮発性メモリの候補である抵抗変化メモリ(ReRAM:Resistive RAM)を発表して注目を集めていた(講演番号11.7)。記憶容量が4Mbitのテストチップを試作し、読み出し速度が2.3GB/sec、書き込み速度が216MB/secと高い性能を実証してみせた。

　抵抗変化メモリは、抵抗値の高い状態(リセット状態)と低い状態(セット状態)を論理値の「0」あるいは「1」に対応させることでデータを記憶する。特殊な酸化膜材料と金属材料の組み合わせでは、電圧パルスの印加によってリセット状態とセット状態を切り換えられ、しかも切り換えた状態を半永久的に維持できる。このことから、次世代の不揮発性メモリとして期待をかけられ、さまざまなエレクトロニクス企業が研究開発に取り組んでいる。ソニーもその1社だ。

　ソニーは2007年12月に開催された国際学会「IEDM 2007」で抵抗変化メモリの研究内容を一部、明らかにしていた。高抵抗の酸化膜中に金属イオンを移動させて低抵抗状態を作り出す原理の記憶素子で動作を確認し、2bit/セル方式の基本動作を確かめていた。今回の4MbitチップはIEDM 2007で明らかにした研究活動の延長にあり、記憶素子には同じ系統の材料が使われている。

ソニーが開発中の抵抗変化メモリの記憶原理。左はセット状態(低抵抗状態)。上部の金属膜から、下部の酸化膜に金属イオン(銅イオン)が移動して電気伝導の経路を形成している。右はリセット状態(高抵抗状態)。金属イオンは上部の金属膜中にあり、下部の酸化膜は絶縁膜となっている	ソニーが試作した4Mbit抵抗変化メモリの概要とシリコンダイ写真

　記憶素子(可変抵抗素子)の状態変化に必要な時間は2007年の時点で10nsと報告されており、きわめて高速なメモリを実現できる可能性があった。しかしこれまで、抵抗変化メモリのチップで高速性を実証した事例はあまりなかった。

　ソニーは4Mbitチップを、16個の256kbitブロックの集合で設計した。各ブロックに64個のセンスアンプを搭載しておく。読み出し動作時には16個のブロックで並列にセンスアンプを動かすことで、高い読み出し速度を達成した。また各ブロックには8個の書き込みドライバを搭載した。書き込み動作時は16個のブロックで並列に書き込みドライバを動かし、高い書き込み速度を達成した。

　メモリセルは1個のトランジスタと1個の記憶素子(可変抵抗素子)で構成した。原理的にはDRAMと同等の記憶密度を狙える構成である。

直径200mm(8インチ)のウェハに4Mbitチップを作り込んだ結果。左がウェハでの良品と不良品の分布。右はセット状態とリセット状態の抵抗値の分布

　講演では、直径200mm(8インチ)のウェハに4Mbitチップを作り込んだ結果も報告していた。52個のメモリチップを製造して検査したところ、良品は35個、不良品は17個だった。歩留りは67%で実験的な製造としては悪くない。良品ではセット状態とリセット状態で1桁近くの抵抗差(マージンに相当)を得ている。

　またISSCCの論文集には記載されていないが、長期信頼性にも講演ではふれていた。読み出し回数が10の11乗回、書き込み回数は10の6乗回、データ保持期間が10年だとしている。RAMとして利用するには、読み出し回数と書き込み回数はまだ不足しており、改善の必要がある。

　抵抗変化メモリは、日本国内では複数のエレクトロニクス企業が開発を手掛けていると言われている。ソニーの開発成果はその始まりだと言えよう。今後は、ほかの日本企業からも開発成果が相次いで公表されることを期待したい。