プロセッサやメモリなどの大容量化・高速化・低消費電力化を達成する技術開発の成果を競う国際学会「IEDM 2010」(2010 IEEE International Electron Devices Meeting)が2010年12月6日に米国サンフランシスコで始まった。初日(6日)の午後にはNANDフラッシュメモリの高密度化に関する成果が披露されたので、その概要をお届けする。

　大容量NANDフラッシュメモリの微細化が、限界に近付いたと言われて久しい。限界論の根拠は以下のようなものである。

　NANDフラッシュメモリのメモリセルには、「浮遊ゲート型(フローティングゲート型)」と呼ぶ構造のセルが一般的に採用されている。メモリセルはたった1個のMOS(モス)トランジスタで構成される。NANDフラッシュメモリのセル用トランジスタは、2枚のゲート電極を重ねた、独特の構造を採る。下層のゲート電極は浮遊ゲート(またはフローティングゲート)と呼ばれ、その名称の通り、電気的に浮いた(どこにも接続していない)電極である。上層のゲート電極は制御ゲート(またはコントロールゲート)と呼ばれており、こちらは周辺回路につながっている。

浮遊ゲート型(フローティングゲート型)セルの構造

　メモリセルにデータを書き込むときは、制御ゲートに高電圧を印加する。制御ゲートと浮遊ゲートの容量結合により、浮遊ゲートの電圧が上昇する。すると基板から電子が浮遊ゲートに注入される。浮遊ゲートは電気的に浮いているので、注入された電子はどこにも逃げられない。電源をOFFにしてもそのまま残る。これで不揮発性メモリ(電源を切ってもデータが消えないメモリ)となる。

　データを消去するときは、基板に高電圧を印加する。すると電子が浮遊ゲートから引き抜かれ、基板に注入される。

　浮遊ゲート型のメモリセルは構造が単純で、微細加工に向く。基本的には高密度にしやすい。ただし最近では、これ以上の微細化は困難だと言われるようになってきた。ゲートの横方向(水平方向)は微細化が進むのに対し、ゲートの膜厚方向(高さ方向)は微細化があまり進まないからだ。

　するとどうなるか。まず、浮遊ゲートと制御ゲートの結合容量が小さくなる。データを書き込みにくくなる。それから、隣合う浮遊ゲート同士の結合容量が大きくなる。あるセルを書き込んだり、読み出したりしているときに、隣のセルに干渉する。こういった問題は微細化すればするほど大きくなり、いずれは限界に達するとされている。

　このため、ここ数年のIEDMではNANDフラッシュメモリの浮遊ゲート型セルをいかに微細化するかが、開発のテーマとなってきた。例えば2007年のIEDMでは東芝とSanDiskの共同開発チームが、制御ゲートと浮遊ゲートの間(絶縁膜)を薄くして結合容量を高めるとともに、素子分離技術を溝型から浅い溝型(STI)に変更することで隣接セル間の干渉を抑える技術を発表している。

　IEDM 2010で大容量NANDフラッシュメモリ技術を発表したのは、IntelとMicron Technologyの共同開発チーム(K.Prallほか、講演番号5.2)と、Samsung Electronics(C.-H. Leeほか、講演番号5.1)である。それぞれかつては限界とされていた、2xnm世代のNANDフラッシュメモリを製品化した。

IntelとMicronが共同開発した64Gbit NANDフラッシュメモリのシリコンダイ写真。縦方向にビット線、横方向にワード線が走っている

　IntelとMicronは米国時間2010年2月1日に、25nmプロセスによる64Gbitの大容量NANDフラッシュメモリを製品化したと報道機関向けに発表した。NANDフラッシュメモリとしては最大級の記憶容量である。メモリセルは2bit/セル(MLC方式)。シリコンダイ面積は167平方mm。

　IEDM 2010では、この64Gbitチップの実現技術が公表された。微細加工には、液浸ArFリソグラフィと二重露光(ダブルパターニング)を採用した。セル間のハーフピッチ(ピッチの半分の長さ)はゲート長の方向が24.5nm、ゲート幅の方向が28.5nmと極めて短い。この結果、面積が0.0028平方μmと過去最小のメモリセルを実現している。

　微細化を達成できた大きな理由は、隣接セル間の絶縁膜に誘電率の最も低い材料、すなわちエアギャップ(空隙)を使い、セル間の干渉を抑えたことにある。隣接セル間の結合容量は誘電率に比例するので、エアギャップを形成すれば、原理的には結合容量を最小にできる。

　エアギャップはワード線方向とビット線方向の両方に導入した。ワード線間のエアギャップによって隣接セル間の干渉を25%に抑えている。エアギャップ無しでは、干渉は37～38%にまで上昇する。またビット線間のエアギャップにより、ビット線の容量を約30%低減した。

ワード線の断面写真と、隣接する浮遊ゲート(FG)の干渉	ビット線の断面写真

　Samsung Electronicsは韓国時間2010年4月19日に、2xnmプロセスによる32Gbitの大容量NANDフラッシュメモリを製品化したと報道機関向けに発表した。メモリセルは2bit/セル(MLC)。シリコンダイ面積は公表していない。

　IEDM 2010では、この32Gbitチップの実現技術が披露された。まず、プロセスの寸法が27nmであることが分かった。メモリセル面積は0.00375平方μmと小さい。シリコンダイ面積はここでも公表されなかった。

　微細加工には液浸ArFリソグラフィを採用した。ただしダブルパターニングではなく、SARP(自己整合反転パターニング)と呼ぶ独自の高解像技術を使用した。ダブルパターニングに比べると加工寸法のばらつきが減少し、トランジスタのしきい電圧のばらつきが小さくなる。

SADP(自己整合ダブルパターニング)とSARP(自己整合反転パターニング)の概要	透過型電子顕微鏡(TEM)によるメモリセルの断面観察像

　またp型基板へのチャネルドーピングを工夫することで、セルトランジスタのしきい電圧を従来に比べて0.5Vほど上昇させた。しきい電圧の上昇によってリーク電流を低減できている。さらに、制御ゲートと浮遊ゲートの間の絶縁膜で電界集中を防ぎ、書き換え寿命の維持に貢献した。1万回の書き換え回数を確認したとのデータを示している。

3bit/セル(TLC方式)のデータ書き込み結果。各しきい電圧がきちんと分離されていない。改良の余地がある

　さらに、2bit/セルと3bit/セル(TLC方式)のデータ書き込みを実施した結果を見せていた。2bit/セルではきれいな書き込みができていたが、3bit/セルの書き込み特性はあまりきれいとは言えない。Samsungは10月13日に3bit/セルの64Gbit NANDフラッシュメモリの生産を2xnmプロセスで開始したと報道機関向けに発表した。生産を始めた3bit/セルの64Gbitチップでは、書き込み特性を改良している可能性が高い。

　2xnm世代の大容量NANDフラッシュメモリとしてはこのほか、東芝が24nmプロセスの64Gbitチップ(MLC方式)の量産を始めたことを8月31日に発表済みである。2xnmプロセスのNANDフラッシュメモリはこれで、大手ベンダーからほぼ出揃ったことになる。すなわち、2xnm世代はすでに技術的限界ではなくなった。

　微細加工で次の世代となる1xnm世代は、NANDフラッシュメモリの限界となるだろうか。これはまだ分からない。当面は、1xnm世代をどのようなリソグラフィ技術で加工するかが明確になる必要がある。このままだと、NANDフラッシュメモリの大容量化はペースが鈍る。この可能性が強まってきた。