中性子線が半導体メモリにソフトエラー(一過性の不良)を起こすことは良く知られている。中性子線がシリコンチップに突入して原子と衝突すると、アルファ線を含む大量のイオン(荷電粒子)が発生する。この結果、シリコン内部のメモリセルにおける電位が反転し、データ不良となる。

　中性子線は宇宙空間で主に発生するので、半導体メモリに降り注ぐ量は高度に依存する。海面高度ではソフトエラーは少なく、高地ではソフトエラーは多くなる。このため衛星高度や航空高度などで運用する電子機器は、中性子線ソフトエラーの対策を施して設計するのが普通だ。

　ただしフラッシュメモリでは過去、ソフトエラーは起こらないとされてきた。フラッシュメモリのメモリセルは、絶縁膜で周囲を囲まれた電極に電荷(電子)を蓄えてデータを記憶する(フラッシュメモリの主流であるフローティングゲート方式の場合)。中性子線やアルファ線、水素イオン(プロトン)などのソフトエラーを引き起こす荷電粒子が突入しても、データの値が変化するほどの影響はほとんどないとされてきた。

NANDフラッシュメモリセルの記憶方式。SLC(1bit/セル)、MLC(2bit/セル)、スーパーMLC(3bit/セル)の3種類の方式が製品化されている。Micron Technologyが2009年8月にFlash Memory Summitで講演した資料から引用

　しかし最近になってフラッシュメモリでも微細化によって蓄える電子の数が減少し、ソフトエラーが発生することが分かってきた。イタリアのUniversity of Padovaを中心とする欧州の共同研究グループが市販の大容量NANDフラッシュメモリに大量の中性子線を照射したところ、ソフトエラーが発生することが2008年12月に明らかになった(IEDM 2008、講演番号14.6)。

　このとき実験に使われたのは、65nm/90nm技術による4Gbitおよび8GbitのNANDフラッシュメモリである。1個のメモリセルに1bitを記録するSLCタイプではソフトエラーはほぼ起こらないものの、1個のメモリセルに2bitを記録するMLCタイプではソフトエラーの発生率は2桁～3桁も多くなることが分かった。

　イタリアのUniversity of Padovaを中心とする共同研究グループはその後も、NANDフラッシュメモリのソフトエラーに関する研究を継続してきた。IRPS 2010では、その研究成果の一端が公表された(講演者S. Gerardin氏、講演番号4B.3)。イタリアのUniversity of PadovaとApplied Materials Baccini、Numonyx、University of Roma、University of Milano、英国のRutherford Appleton Laboratoryの共同研究による成果である。

　共同研究グループはMLCタイプのNANDフラッシュメモリに絞って中性子線ソフトエラーの特性を詳しく調べた。実験には共同研究グループの一員であるNumonyxを含めた、3社のMLC NANDフラッシュメモリを使用した。記憶容量は4Gbit、8Gbit、16Gbit、32Gbit、製造技術は約50nm、約65nm、90nmである。

　MLC NANDフラッシュメモリに4通りの論理値(L3/L2/L1/L0、しきい電圧が最も高いのがL3)を書き込み、大量の中性子線を照射してソフトエラーの発生率を測定した。

　その結果、しきい電圧の高い論理値(L3とL2)を書き込むとソフトエラーの発生率が高くなることが分かった。また、ソフトエラーの発生率そのものは、SRAMに比べると100分の1程度にとどまっていた。海面高度と高度1万mでは、発生率に2桁の差が生じた。実用的にはエラー訂正符号(ECC)の導入が望ましいとしている。

中性子線照射によるソフトエラーの発生率。90nm技術、65nm技術、50nm技術のMLC NANDフラッシュメモリで比較した	中性子線照射によるソフトエラーの発生実験の結果とECC導入に関するコメント

L3を書き込まれたメモリセルのしきい電圧が中性子線照射によって変化する様子

　中性子線を照射されたフラッシュメモリでは、メモリセルのトランジスタのしきい電圧が下がる。これがL3やL2などでソフトエラーが多い理由だ。高いしきい電圧を書き込まれたセルの方が、しきい電圧が下がりやすい。L3を書き込まれたセルの一部は、中性子線照射によってL2に変化してしまう。

　このほかソフトエラー関連では、極低消費電力SRAMのアルファ線ソフトエラーを調べた研究の講演が目を引いた。大阪大学とJST(科学技術振興機構)の共同研究による成果である(講演者H. Fuketa氏、講演番号3A.4)。

PCとモバイル機器、極低消費電力機器(センサーネットワーク用プロセッサや医療用端末など)の性能と消費電力

　消費電力の低いメモリを要求する用途の代表は携帯電話機やPDAなどのモバイル機器である。これらの機器は数日～1週間ごとの定期的な充電を前提にしている。一方、数カ月あるいは1年以上のバッテリ寿命を要求するのがセンサーネットワーク用プロセッサや医療用端末などである。メモリの速度はゆっくりで構わない代わりに、マイクロワット級以下の低い消費電力を要求する。

90nm CMOSプロセスによる回路の動作周波数と消費電力。17段のリング発振器による回路シミュレーションの結果

　SRAMの消費電力を低減する有力な手段は、電源電圧を低くすることだ。原理的には電源電圧の2乗に比例して、電子回路の消費電力は低下する。その代表がサブスレッショルド回路と呼ばれる、トランジスタのしきい電圧(オンとオフの境目となる電圧)よりも低い電源電圧(サブスレッショルド電圧)で動作させる回路である。例えば電源電圧を1.0Vから0.2Vに下げると、消費電力は10万分の1に低下する。そして動作周波数は3,000分の1に低くなる。

　ただし電源電圧を下げると、一般的にはソフトエラーに弱くなる。例えば過去の研究事例によると、電源電圧を0.1V下げるごとにSRAMのソフトエラー発生率は18%ずつ上昇するとされている(電源電圧1.8V～0.8V)。ただしサブスレッショルド回路のように低い電源電圧でどのようなふるまいをするかの実験データは、ほとんどなかった。

　そこで大阪大学らの共同研究チームは、サブスレッショルド回路のSRAMを試作してアルファ線を照射し、ソフトエラーの発生率を調べた。SRAMは2Kbitの記憶容量を有するテストチップで、65nmのCMOSトリプルウエル技術で製造した。

試作した極低消費電力SRAMの回路ブロック。メモリセルは低い電圧で動かすため、10個のトランジスタで構成されている	試作した極低消費電力SRAMのテストチップ

アルファ線ソフトエラーの実験結果

　試作したテストチップは電源電圧が1.0V～0.3Vの範囲で動作する。電源電圧とソフトエラー発生率の関係を調べたところ、電源電圧が1.0Vのときに比べ、電源電圧が0.3Vのときにはソフトエラー発生率が約8倍に増大した。また0.6V～0.3Vと低い電源電圧範囲では、2個の隣接するメモリセルでソフトエラー(マルチセル・アップセット)が発生した。この確率は電源電圧が0.3Vのときに最も高く、ソフトエラー全体の3%を占めた。

　マルチセル・アップセットが発生したのはワード線が隣接し、ビット線を共有するセルである。このため高信頼性SRAMに組込まれる、1bit訂正2bit検出のECC機能がソフトエラー対策として有効になる。既存のECCで対策できることが分かった。

 　IRPS 2010レポートもこれで最後としたい。半導体製造技術の微細化が極限近くにまで進んだ結果、半導体チップの信頼性を維持することはますます厳しくなっている。それでも過去には、継続的な技術改良が半導体チップの信頼性を高いレベルに押し上げていた。しかしそれもかなり限界に近づきつつある。例えばMLC NANDフラッシュメモリでは記憶容量の増大を追求した結果、書き換え回数やデータ保存期間などの信頼性で妥協を求められる。今後は性能追求と信頼性のトレード・オフが、半導体の製品レベルに現れるケースが増大するのかもしれない。