半導体チップの製品カタログ(データシート)に記載されている数値は、保証値である。半導体チップは使われる間に、電源電圧変動や温度変化、経年劣化などのさまざまなストレスに曝される。保証値とは、10～15年の寿命を全うする間にさまざまなストレスに曝されても、使用条件の範囲内のストレスであれば、半導体チップが堅守すべき性能を意味する。

　半導体メーカーは通常、使用条件の範囲で起こり得る最悪のケースを想定し、半導体チップを設計する。ここに設計値と保証値の差、すなわちマージンと呼ばれる部分が存在する。マージンは絶対に必要な存在だが、見方を変えれば保証値を低めに抑えつけている存在とも言える。

　半導体メーカーにとって予測が難しいのが、出荷後に半導体チップがどのように扱われ、どのように性能を変化させていくかだ(だから安全を見込んで最悪条件で設計するとも言える)。出荷前のテストで良品となった半導体チップが潜在的な不良要因を抱えていれば、早い段階で不良が顕在化しかねない。あるいは半導体チップが受けるストレスが少なければ、出荷時の実力をずっと維持したままであることも考えられる。

　そこで、マージンを低くする代わりに、半導体チップ内部の動作をモニターし、電源電圧やクロック周波数などの条件をリアルタイムで調整することにする。あるいは、不良となる変化を見つけだし、半導体チップ内部で不良を訂正しておく。こういった試みの一端がVLSI 2009では明らかになった。

　Intelは、さまざまな論理ゲートの遅延時間をモニターする回路をマイクロプロセッサに組み込むことで、マージンを減らす研究を進めている(J.Tschanzほか、講演番号11-3)。インバータ、NAND、NOR、配線の繰り返し、パスゲートといった基本素子のアレイを組み込んだモニター回路をパイプラインの各段に隣接して埋め込み、モニター回路の性能の変化を、内部電源電圧とクロック周波数のダイナミックな制御に反映させる。こうすることで、個々の半導体チップの経年変化に応じた調整が可能になる。

　VLSI 2009では、インバータチェーン、NANDチェーン、NORチェーン、マルチプレクサチェーン、配線チェーンなどを組み込んだテストチップを試作し、電源電圧変化、温度変化、DCストレス、ACストレスを与えて伝搬遅延時間がどのように変化するかを測定した結果を示した。

　電源電圧変化と温度変化を与えたときは、論理ゲートの種類によって伝搬遅延時間の変化量が違っていた。このため、モニター回路には異なる論理ゲートを載せておくことが重要であることが分かったとしている。なおDCストレスを与えたときは論理ゲートの種類によらず、伝搬遅延時間の変化量は同じだった。そしてACストレスを与えたときは、DCストレスを与えたときよりも伝搬遅延時間の変化量が少なく、論理ゲートの種類によって変化量に違いが生じていた。

　またDCストレスを一定の間隔で与えると、ストレスを与えない期間に遅延時間の変化量が小さくなる、回復現象が見られることをインバータチェーンの測定結果から示した。DCストレスを与える期間と与えない期間の比率を変えると、ストレスを与えない期間の比率が大きくなるほど、回復が大きくなった。

　電気的ストレスによる劣化が一部、回復する現象は珍しくないものの、定量的に予測することはほぼ不可能である。モニター回路を組み込むことで、電気的なストレスから回復する程度を把握できるようになる。

論理ゲートの遅延時間をモニターする回路。「TRC(Tunable Replica Circuits)」と呼んでいる	試作したテストチップの内部ブロック	電源電圧変化と温度変化による伝搬遅延時間の変化量(実測値)

　NECは、大規模論理回路の信号伝搬経路に組み込める、タイミング不良の検出回路を考案した(Y. Kamedaほか、講演番号11-4)。論理回路が二重化してある、高い信頼性を要求される半導体チップに向けたものだ。

　考案した回路は、メインの論理回路に2本のクロック、サブの論理回路に2本のクロックを与える。クロックのタイミングをわざとずらしてメインの論理回路の前段と後段に与え、サブの論理回路の出力値を比較することでタイミング不良の発生を検出する。クロックの周期を変えることで、論理回路のタイミングの遅れだけでなく、タイミングの進みも検知できる。また、同時に複数のタイミング不良が発生しても対応可能である。パイプラインの同じ段で複数個所に不良が発生した場合である。

　従来の二重化回路では複数のタイミング不良が同時に発生すると対応できなかった。今回の回路を導入することで、半導体ユーザーから見える不良の発生確率は、12分の1に減少するという。

　NECはAES暗号の信号処理回路に今回の不良検出回路を組み込んだテストチップを試作し、タイミングの遅れと進みの両方を検出できることを確かめた。なお今回の回路を組み込んだことによるシリコン面積の増大は、論理回路を二重化しているチップの場合に10%～20%になる。

タイミング不良検出回路の概念図。メインとサブの二重化論理回路と、各2本のクロック、論理回路の前段と後段のフリップフロップで構成する。下の左は、メインの論理回路におけるタイミングの遅れを検出するときのタイミング図。メイン回路へのクロック周期をわざと短くする。下の右は、メインの論理回路におけるタイミングの進みを検出するときのタイミング図。メイン回路へのクロック2本にわざとスキューを与える	実際の回路に組み込むときの構成。不良を検知するとともに、不良発生段を切り離す	試作したテストチップとテストチップを動かしたときの波形。タイミングの遅れ(Dec)と進み(Inc)の両方を検出できた

　伝搬遅延時間のモニター回路にしろ、タイミング不良検出回路にしろ、トランジスタ数が膨大なために過去には半導体チップにとても組み込めなかった回路である。ワンチップに搭載できるトランジスタ数の増大は、かつては考えられなかったような複雑な機能を追加可能にした。将来は回路レベルだけでなく、ホットキャリアや絶縁膜劣化(TDDB)などのトランジスタレベルの物理的な故障も、動作中に診断するようになるかもしれない。