【VLSI 2009レポート】
東芝、SSDの大幅なコスト削減を可能にするNANDフラッシュを試作

VLSI 2009を開催中のリーガロイヤルホテル京都

2009 Symposium on VLSI Technology
会期:6月15〜17日
会場:京都市
   リーガロイヤルホテル京都
2009 Symposium on VLSI Circuits
会期:6月16〜18日
会場:京都市
   リーガロイヤルホテル京都



 VLSI Technologyのカンファレンス2日目と、VLSI Circuitsのカンファレンス初日が無事に閉幕した。この日(16日)は午後に、注目の研究成果をまとめたセッション(ハイライトセッション)が開催された。中でも興味を引いたのは、東芝が開発した3次元構造の大容量NANDフラッシュメモリである。研究段階でありながら、32Gbitと製品として遜色ない容量のチップを試作してみせた(R.Katsumataほか、講演番号7-1)。同じ日の午前には、VLSI Circuitsで同じチップの回路技術が報告された(T.Maedaほか、講演番号3-1)。

 NANDフラッシュメモリは、1個のセルトランジスタがセル選択用トランジスタと記憶素子を兼ねており、セルトランジスタがNAND論理を構成するようにつながった構造をしている。MOSトランジスタはゲート電極、ソース電極、ドレイン電極の3本の電極を備えており、NANDフラッシュメモリでは隣り合うセルトランジスタのソースとドレインを重複させることで、シリコンの面積を節約している。すなわち、きわめて高密度な記憶領域ができる。NANDフラッシュメモリの記憶容量当たりの単価が低いのは、このNAND接続によるところが大きい。

 半導体メモリでは最も低いコストで追随を許さないNANDフラッシュメモリだが、相手がハードディスク装置(HDD)となるとまだ分が悪い。もう一段のコスト低減を達成する必要がある。

 この切り札となる可能性を秘めているのが、東芝が開発してきた3次元構造のNANDフラッシュメモリだ。通常はウェハ表面に平面状に並べるセルトランジスタを、縦に並べた点が従来と大きく違う。細長い柱状(ピラー状)のシリコンをウェハ表面に碁盤の目のように並べ、ピラーの側面にゲート電極を上下に並べる。シリコンの柱はソース電極とドレイン電極になる。この構造だと、セルトランジスタを平面状に並べるよりも、原理的には、はるかに高い記憶容量を小さなチップ面積で得られることになる。記憶容量を増やすには、シリコンのピラーをどんどん伸ばし、ピラー当たりのトランジスタの数を増やせば良い。シリコンの面積を増やさずに、記憶容量を増やせることになる。もちろん無制限とはいかないだろうが、製造できさえすれば、恐ろしく膨大な記憶容量を実現できるのは確かである。

 そう、製造できさえすれば。アイデアは素晴らしいが、一見すると製造はとても難しく見える。東芝の凄いところは、半端でないテストチップを作ってしまったことである。ピラー当たりで16個のセルトランジスタを縦に作り込んだ、1層当たりが1Gbitのチップを試作してみせた。物理的な記憶容量は16Gbitと巨大だ。製造技術は60nm CMOSなので、東芝のフラッシュメモリ製造技術としては最先端ではない。にも関わらず、最先端の製品チップと遜色ない記憶容量を達成してしまった。これにはかなり驚いた。

東芝が考案した3次元構造のNANDフラッシュメモリセルアレイ。図中のSGは選択ゲート、CGは制御ゲート、PCはパイプ接続のこと。記憶方式はフローティングゲートではなく、電荷捕獲方式。この図には書いていないが、柱状シリコンの表面に酸化膜/窒化膜/酸化膜の3層構造を形成する 試作したメモリセルアレイの断面を顕微鏡で観察した像と、メモリセルアレイの回路 メモリセルアレイの断面図と、対応する回路図

 しかも、セルトランジスタはマルチレベルセルだった。1個のセルトランジスタに2bitを記憶するのである。つまり、32GbitのNANDフラッシュメモリを60nmの製造技術で作ったのだ。東芝は過去にSanDiskと共同で16GbitのNANDフラッシュメモリを2008年2月に国際学会ISSCCで発表した。マルチレベルセル(2bit/セル)と43nm技術または56nm技術の組み合わせで実現した。さらに両社は2009年2月のISSCCで、32GbitのNANDフラッシュメモリを発表している。こちらは3bit/セルと32nm技術を組み合わせたチップである。

 これらのチップの主な仕様を比較すると、今回試作したチップは、メモリセルの面積が異常に小さいことが目に付く。たったの0.00082平方μmしかないのだ。東芝がSanDiskと共同で2008年2月に発表した、43nm技術による16Gbit NANDフラッシュメモリチップのメモリセル面積は、0.0088平方μmである。ほぼ10倍の開きがある。今回の講演で東芝が発表したチップは、製造技術が60nmと一世代ほど古いのに、メモリセルの面積は10分の1未満で済んでいる。計算上は、メモリセルアレイ全体の面積が同じならば、今回のメモリセル構造は640Gbitを超える、途方もない記憶容量を実現できることになる。

 ここで気になるのが、チップ寸法が10.11×15.52mm(チップ面積156.9平方mm)とそれなりの大きさがあることだ。大きいというわけではないものの、メモリセル面積の小ささは、もっと小さなチップを期待させる。チップ写真をみると通常のNANDフラッシュメモリに比べ、メモリセルアレイの割合が少なく、周辺回路の割合が大きい。講演論文(講演番号3-1)によると、周辺回路の設計ルールが緩いためにシリコン面積が広く取られているという。商品の64Gbit P-BiCSマルチレベルフラッシュメモリでは、チップ面積は10.5×12.3mmになるだろうと論文では述べていた。なお「P-BiCS(ピービックス)」とは、開発したメモリセル技術に東芝が付けた呼称である。

試作チップの主な仕様。VLSI Circuitsでの発表から 試作チップの主な仕様(続き)。VLSI Technologyでの発表から
試作した3次元構造NANDフラッシュメモリのチップ写真。製造技術は60nm CMOS。チップ寸法は10.11×15.52mm。メモリセルアレイの領域が少なく、周辺回路の領域が大きい 東芝とSanDiskが共同で2008年2月に国際学会ISSCCで共同発表した16GbitのNANDフラッシュメモリ。製造技術は43nm CMOS。チップ寸法は12.96×9.28mm。チップの大半をメモリセルアレイが占める

 ここで興味深いのは、64Gbit品では試作チップよりも小さなシリコン面積となることと、講演論文中で商品(commercial)と表現していることだ。東芝とSanDiskが2009年2月に国際学会ISSCCで発表した、4bit/セルの64bit NANDフラッシュメモリのチップ面積は244.45平方mmだったので、その半分ほどのシリコン面積(129.15平方mm)で同じ記憶容量を達成できることになる。

 64Gbitのフラッシュメモリが129.15平方mmと小さなチップで歩留り良く量産されれば、SSD(Solid State Drive)の大幅なコスト低減に寄与することは間違いない。先行きが非常に楽しみな開発成果だ。

(2009年 6月 17日)

[Reported by 福田 昭]

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