半導体のデバイス技術とプロセス技術に関する国際会議「Symposium on VLSI Technology」(VLSI Technology)が15日、京都市のリーガロイヤルホテルで始まった。報道関係者向けの資料によると投稿件数は205件、採択件数は80件、採択率は40%である。前回の2008年における投稿件数が190件、採択件数が78件、採択率が41%だったので、半導体市況が厳しいにも関わらず投稿件数は若干増え、採択件数と採択率はほぼ同じということになる。

　発表機関別の採択件数は、韓国のSamsung Electronicsが7件でトップにつけた。日立製作所、米IBM、NEC、東芝がいずれも6件で続く。

　16日から同じ会場で始まる、半導体の回路技術に関する国際会議「Symposium on VLSI Circuits」(VLSI Circuits)は投稿件数が313件、採択件数が110件、採択率が35%である。前回の2008年は投稿件数が410件、採択件数が84件、採択率が20%だったので、投稿件数は減少し、採択件数と採択率は逆に上昇したことになる。前年に比べると質の高い論文が集まったことが窺える。

　発表機関別の採択件数は、米国Intelと韓国の研究機関KAISTが7件でトップ。台湾のNational Taiwan Universityが6件で続く。3件以上の論文が採択された機関は14機関あり、その中で大学と研究機関が11機関を占める。大学の台頭が目立つ。

　VLSI Technologyの初日からは、次世代不揮発性メモリの高密度化技術に関する講演を2件紹介しよう。最初にご報告するのは、日立製作所の研究開発成果である(Y. Sasagoほか、講演番号2B-1)。次世代半導体不揮発性メモリの候補の1つである、相変化型不揮発性メモリの高密度化技術だ。

　半導体メモリセルの大きさは、設計ルール(微細加工寸法)を基準に表現することが多い。「設計ルールの2乗」をセル面積の基本単位とし、その何倍の面積であるかで表記する。例えば8倍であれば、8F2(Fは設計ルール(Feature Size)の略号)と記す。

　原理的に最小のセル面積となるのは、「設計ルールの2乗」の4倍、つまり、4F2である。かなり大きそうに見えるかもしれないが、忘れてはならないのが、隣接するメモリセルを電気的に分離する領域である。この素子分離領域が必要なため、原理的な最小値は4F2となる。

　今回のVLSI Technologyで日立製作所は、相変化型不揮発性メモリセルを4F2の大きさで実現した。これまで学会発表された相変化型メモリセルの大きさは6F2だったので、約3分の2に縮小したことになる。さらに、メモリセルアレイと周辺回路を同一平面上ではなく、ウェハ面に形成した周辺回路の上に、メモリセルアレイが積み重なる構造を開発した。この技術で相変化型メモリチップを製造すると、同じ記憶容量でチップ面積が従来の64%と大幅に小さくなる。

　相変化型メモリのセルは、セル選択素子と記憶素子で構成される。セル選択素子はトランジスタあるいはダイオードである。記憶素子には「カルコゲナイド」と呼ばれる化合物の薄膜を使う。カルコゲナイドは電圧パルスの印加によって結晶状態とアモルファス状態のどちらにも変化(相変化)する。この2つの状態を、1bitの論理値に対応させることで、データを記憶する。

　日立が開発した相変化型メモリセルは、セル選択素子に多結晶シリコンのダイオードを採用した。柱状(ピラー状)のダイオードが2次元マトリクス状に並んでメモリセルアレイとなる。ダイオードの構造を工夫することで、低いコンタクト抵抗、低いリセット電流、低いオフ電流、高いオン電流を実現した。設計ルールが80nmのときに、リセット電流は160μAである。この電流値は従来の学会発表値の半分以下に相当する。試作したメモリセルでは、1万回の書き換えを確認済みである。

開発した相変化型メモリセルの構造(a)と断面写真(b)。(a)の赤い点線で切断した断面が(b)である	多結晶シリコンダイオードのコンタクト抵抗の違い	試作したメモリセルの書き換え寿命特性。1万回の書き換えを繰り返しても、目立った劣化はみられない

　もう1つの報告は、Samsung Electronicsの研究成果である(H.S.Yoonほか、講演番号2B-2)。こちらは、次世代不揮発性メモリの別方式、「抵抗変化型メモリ(ReRAMまたはRRAMと呼ばれている)」の高密度化技術だ。

　抵抗変化型メモリのセルも相変化型メモリと同様に、セル選択素子と記憶素子で構成される。記憶素子にはカルコゲナイドではなく、金属酸化物の薄膜を使う。金属酸化物に電圧パルスを印加することで、絶縁状態と導通状態のいずれかの状態を実現する。金属酸化物は1種類とは限らない、2種類の金属酸化物を積層して極性を持たせたりすることも少なくない。

　Samsung Electronicsは今回、金属酸化物と電極で構成される記憶素子を、縦に何層も積み重ねる構造のメモリセルを考案した。ウェハに周辺回路作り込み、その上にビット線層を形成する。その上に縦型の柱状電極と、その周囲を取り巻く複数の金属酸化物層を構築する。メモリセルの大きさは原理的には4F2と最小になる。

　16層の記憶素子層を形成したメモリセルを35nmと微細な技術で製造すると、160平方mmと量産可能な大きさのチップで500Gbitと巨大な容量の不揮発性メモリを実現できるとする。現在はシミュレーションで電流電圧特性などを検討しているところ。試作はまだこれからであり、将来が楽しみな研究だ。

金属酸化物がスイッチングして導通状態となったところ。電圧印加により、電気伝導経路であるフィラメントが形成される。なおスイッチング動作には、極性を有するユニポーラモードと、極性を有しないバイポーラモードがある	考案したメモリセルの断面図と上面図。柱状の電極表面に金属酸化物を形成し、その周囲を対向電極層で囲む。対向電極層を積層することで記憶容量を増やす