イベントレポート
IntelとMicronが3D NANDのQLC方式1Tbit品や次世代品などの技術を一部公表
2018年12月5日 06:00
3D NANDフラッシュメモリの共同開発グループであるIntelとMicron Technologyは、QLC(4bit/セル)方式による1Tbitの大容量3D NANDフラッシュ技術や、開発中の次世代3D NANDフラッシュ技術などの内容を一部、国際学会IEDM(米国カリフォルニア州サンフランシスコで開催)で12月3日(現地時間)に公表した(講演番号および論文番号は2.1)。
IntelとMicron Technology(以降はMicronと表記)は今年(2018年)5月に、QLC方式の多値記憶技術と64層の3D NAND技術による記憶容量が1Tbitと大きなシリコンダイの量産に入ったと共同で発表していた(Micron、7mm厚2.5インチで容量7.68TBの“QLC NAND”採用SSD参照)。発表時点では、量産品としては過去最大の記憶容量を更新した超大容量フラッシュメモリである。
このシリコンダイの技術的内容が公表されたことは、筆者が知るかぎりにおいては、これまでになかった。今年8月に米国カリフォルニア州サンタクララで開催されたフラッシュメモリのイベント「Flash Memory Summit」では、IntelとMicronがそれぞれ個別に基調講演を実施したものの、技術的な内容にはふれなかった。今回のIEDMが、たぶん初めてだろう。
64層の3D NANDとしては過去最大の記憶密度を達成
両社(Intel-Micron陣営)の共同発表論文によると、シリコンダイの面積は159.7平方mmである。今年2月に国際学会ISSCCで、Samsung Electronics(以降はSamsungと表記)がこれもQLC方式と64層の組み合わせによる記憶容量が同じく1Tbitのシリコンダイを試作発表している(3D NAND技術の開発競争で東芝-WD連合とSamsungが激突参照)。Samsungが発表したシリコンダイの面積は181.9平方mmだったので、Intel-Micron連合が開発した1Tbitシリコンダイのほうがダイが小さい。すなわち、記憶密度が高い。
Intel-Micron連合が開発した1Tbitダイの記憶密度はIEDMの発表論文によると6.41Gbit/平方mmである。Samsungが2月のISSCCで試作発表した1Tbitダイの記憶密度は5.63Gbit/平方mmなので、記憶密度では13.8％ほど、Intel-Micron連合が共同開発したダイが高い。またこの値は、64層の3D NANDフラッシュとしては過去最大になる。
プレーナー型NANDフラッシュ(2D NANDフラッシュ)では実用化できなかったQLC方式が3D NANDフラッシュで実用化できた大きな理由に、蓄積電荷量の違いと隣接セル間の干渉の違いがある。Intel-Micron連合は論文でこの違いについてもふれていた。
3D NANDフラッシュはしきい電圧の変化に対する電荷量の変化が、プレーナー型NANDに比べるとおよそ6倍と非常に大きい。また隣接するメモリセル間の電気的な干渉は、プレーナー型NANDに比べるとわずか5分の1と小さくなっているとする。
QLCの書き込みは2段階に分けて実施
4bit/セル(QLC)の書き込みは2段階に分けて実施していた。初めに3bit(TLC)に相当する8通りのしきい電圧を書き込む。次にそれぞれを2つのしきい電圧に分けることで、16通りのしきい電圧を設定している。
96層の3D NANDセルアレイの構造断面写真を公表
ここからは、開発中の次世代3D NANDフラッシュ技術に関する公表内容に移ろう。Intel-Micron連合は現行世代である64層の3D NAND技術を「第2世代」と呼んでいる。そして次世代は「第3世代」であり、ワード線(メモリセル)の積層数は96層となる。
Micronは今年6月に米国ハワイで開催された国際学会VLSIシンポジウムで、第3世代すなわち96層の3D NANDフラッシュ技術によって512Gbitのメモリを開発したことを明らかにした(MicronがDRAMと3D NANDの開発状況を一部明らかに参照)。ただし技術内容についてはほとんどふれなかった。
今回のIEDMでIntel-Micron連合は、96層の3D NAND技術で製造したメモリセルアレイの断面を電子顕微鏡で観察した写真を公表した。96層(第3世代)でも第2世代と同様に、周辺回路をメモリセルアレイの直下にレイアウトする、「CMOS under the Array(CuA)」構造を採用していた。
また96層の積層構造は、48層のメモリセルスタックを2個重ねた、2スタック構造で実現すると述べていた。ただしこの48層スタックによる2スタック構造は、今年6月のVLSIシンポジウムでもMicronが公表していたので、この時点でも変更がないことの確認だとも言える。
このほかで興味深かったのは、ワード線と絶縁膜のペア層における厚みの減少に言及したことだ。現行世代(第2世代)の3D NANDフラッシュではワード線のピッチが50nm～60nmであり、プレーナー型NANDフラッシュでは過去にワード線のピッチが最終的には30nmになったことから、3D NANDフラッシュでもワード線のピッチを50nm以下に減らすことを期待できるとした。
ペア層の厚みを減らすことは、同じ層数におけるエッチングの技術的な難度を引き下げる効果がある。ただし厚みを減らすと、ワード線のシート抵抗が上昇する、隣接セル間の干渉が増加する、といった不具合がすぐに思いつくので、単純に減らすだけでは済まないだろう。もちろんそのような問題点は承知の上で、論文に記述してきたという点がおもしろい。
過去にIntel-Micron連合が発表したスケジュールでは、第3世代(96層)の3D NANDフラッシュメモリは、来年(2019年)に商業生産に入る。開発が順調に進むことを期待したい。