イベントレポート

Samsung、EUVリソグラフィ採用の7nm FinFET技術を公表

福田昭

2017年6月8日 11:24

折れ曲がった線を含む回路パターンの加工にEUVリソグラフィを導入した効果。上の写真はEUVリソグラフィによる加工パターン、下の写真はArF液浸リソグラフィとマルチパターニングを組み合わせたときの加工パターン。EUVリソグラフィでは折れ曲がった部分が明瞭に解像できていることがわかる。ただし、縮尺を公表していないことに注意されたい。VLSIシンポジウム実行委員会が報道機関向けに公表した資料から

　韓国のSamsung Electronicsは、微細加工にEUV(Extreme Ultra-Violet:極端紫外線)リソグラフィを採用した7nm世代のFinFET技術を開発し、その概要を国際学会「VLSI技術シンポジウム」で6月7日に公表した(講演番号T6-1)。

　Samsung Electronicsはかねてから、7nm世代のロジック量産にはEUVリソグラフィ技術を導入すると表明してきた。そして今年(2017年)の2月に米国サンフランシスコで開催された国際学会「ISSCC 2017」で、EUVリソグラフィを微細加工に導入した7nm世代のSRAMシリコンダイを発表した(次世代モバイルを実現する7nmのSRAM技術をTSMCとSamsungが公表)。

　ただしISSCCは回路技術の国際学会なので、トランジスタ技術やメモリセル技術などについては明らかにしなかった。デバイス技術の国際学会であるVLSI技術シンポジウムまで、技術情報を公表せずにしておいたとも言える。

EUVリソグラフィの導入でマスク枚数を4分の3以下に減らす

　7nm世代の量産開始は来年(2018年)以降になるとされている。このとき、昨年(2016年)末に量産を開始した10nm世代と同じく、ArF液浸リソグラフィのマルチパターニング技術を7nm世代に適用すると、回路パターン形成用マスクの枚数は10nm世代に比べて20％ほど増加する。また折れ曲がったような複雑なパターンの形成が、非常に難しくなる。

　そこで7nm世代で部分的にEUVリソグラフィを導入すると、マスクの枚数は10nm世代に比べて20％減り、7nm世代の微細加工をArF液浸マルチパターニングだけでまかなった場合に比べるとマスクの枚数は25％減少できる。また、折れ曲がったような複雑なパターンをかなり明瞭に形成できるようになる。

10nm世代のArF液浸リソグラフィを基準にした、7nm世代におけるマスク枚数の変化(相対値)。7nm世代ではEUVリソグラフィを導入することで、マスクの枚数が減少する。VLSIシンポジウム実行委員会が報道機関向けに公表した資料から

MOL層と最小ピッチ金属配線層にEUVリソグラフィを適用

　EUVリソグラフィを適用したのは、トランジスタ(FinFET)と金属配線を結ぶMOL(Middle-Of-Line)層と、最小ピッチの金属配線層である。ただし、MOLの加工寸法や金属配線の最小ピッチといった定量的な寸法は公表しなかった。

　FinFETはSamsungが第4世代と呼ぶフィン(Fin)を採用している。少し変わっているのは、フィンの厚みをnチャンネルMOSFETでは厚く、pチャンネルMOSFETでは薄くしたことだ。これはドレイン電圧の増加によってサブスレショルド電流が増加する(しきい電圧が下がる)、DIBL(Drain-Induced Barrier Lowering)を抑制するためだという。

　トランジスタのしきい電圧は少なくとも3種類ある。しきい電圧の高い側から、RVT(Regular Voltage Threshold)、LVT(Low Voltage Threshold)、SLVT(Super Low Voltage Threshold)と呼んで区別している。

7nm FinFET技術と10nm FinFET技術の概要。VLSI技術シンポジウムの論文集から

FinFETのフィン部分の断面を電子顕微鏡で観察した写真。左がnチャンネルMOSFET、右がpチャンネルMOSFETである。フィンの厚みの違いがわかる(右のフィンが薄い)。なお、縮尺は表示していない。VLSI技術シンポジウムの論文集から

　7nm世代のFinFETによって構成したCMOSロジックの性能向上は以下のとおりだ。同じ消費電力の場合に速度は7nm世代が20％ほど高くなり、同じ速度(動作周波数)の場合には消費電力が7nm世代が35％ほど低下する。

CMOSロジックの性能向上。縦軸が消費電力の相対値、横軸が速度の相対値。VLSI技術シンポジウムの論文集から

記憶容量256MbitのSRAMシリコンダイを試作

　今年2月のISSCCでSamsungは、8MbitのSRAMテストチップを示していた。今回は論文集には掲載していないが、講演では256MbitのSRAMシリコンダイ写真を示していた。ダイ写真を見たかぎりでは、64Mbitのサブアレイ4個を2行2列にレイアウトしていた。シリコンダイの形状は正方形にかなり近い。シリコンダイの寸法は公表しなかった。

　SRAMのメモリセルは、高密度(HD)型セルと高電流(HC)型セルの2種類を開発した。メモリセルの寸法は公表していない。HD型メモリセルの静的雑音余裕(SNM)は、電源電圧が0.5Vのときに100mVを確保した。

　また、HD型メモリセルのSRAMで周辺回路とメモリセルの電源電圧をどこまで下げられるか検証(シュム―プロット)したところ、周辺回路が0.6V、メモリセルアレイが0.55Vまで動作することを確認した。全体としては0.7Vの電源電圧を与えれば、安全に動作するとみられる。