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5nmプロセス世代のトランジスタが見えてきた「Nanosheet」技術
2017年7月28日 06:00
5nmプロセスがいよいよ見えてきた
5nmプロセス世代のトランジスタは、現在とは大きく構造が変わる可能性がある。現在のトランジスタは、魚のフィン(ヒレ)を立てたような「FinFET」を使っている。しかし、5nm以降のプロセスでは、細いチューブを縦に並べたような「Nanowire(ナノワイヤ)」や、細長いシートと重ねたような「Nanosheet(ナノシート)」が導入される可能性がある。中でも注目を集めているのは、先月正式発表されたばかりのNanosheetだ。
Nanosheetは、6月に開催された半導体学会「2017 Symposia on VLSI Technology and Circuits」で、IBM、Samsung Electronics、GLOBALFOUNDRIESのいわゆるIBM連合によって発表された。みかけは、座布団を重ねたような平たいスタック構造のトランジスタとなっている。ポストFinFETでは、Nanowireと並んで、Nanosheetが有望視され始めている。
VLSI Symposiaでの発表では、Nanosheet(ナノシート)の構造について、“FinFETを90度倒した”と例えた説明が行なわれた。トランジスタをソース－ドレインとは90度直交する角度で切ったチャネル部分の断面を見ると、この例えがよくわかる。この角度では、FinFETでは、チャネルは縦長に直立した、魚のフィン(ひれ)のような構造になっている。FinFETのフィン状のチャネルを、90度横に倒すと、チャネルは横長のシート状となりNanosheetの形状となる。
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現在のFinFETでは、ドライブ能力を高めたトランジスタはマルチチャネル構造となっており、複数のフィンが並んでいる。マルチのフィンを90度横に倒すと、積層した(スタックド)のNanosheetになる。チャネルの構造を見ると、FinFETを90度回転させたのがNanosheetと見ることができる。もちろん、話はそれほど単純ではないが、90度回転の例えは、Nanosheetのコンセプトを良く表している。
面白いのは、そもそもFinFET自体が、それまでのプレーナ(Planer)型トランジスタを“90度倒した”という説明をされていたことだ。プレーナFETでは、チャネルは平面上に生成されており、その上に一方向にゲートが生成されていた。FinFETは、平面だったチャネルを垂直に90度立てることで、3方向からゲートで囲うトライゲート構造にした。チャネルのほとんどをシリコン基板から分離することで、リーク電流(Leakage)を抑制し、トライゲート化によってゲート幅を増やした。
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ゲートオールアラウンドになるNanosheetトランジスタ
FinFETから90度横に倒したNanosheetには、従来のFinFETにはない利点がいくつもある。まず、FinFETはチャネルの3方向をゲートに囲まれたトライゲート構造だったのに対して、Nanosheetはチャネルを4方向360度完全にゲートで囲む「GAA(Gate All Around)」になる。ショートチャネル効果が抑制され、よりリーク電流(Leakage)が抑えられ、ゲート幅がより広くなることでトランジスタの駆動能力が高まる。
トランジスタのWeff(Effective Channel Width:実効チャネル幅)」を比較すると次のようになる。FinFETの場合はフィンの高さ(Fin Height)×2+フィンの厚み(Fin Thickness)で実効ゲート幅となる。それに対してNanosheetの幅(Nanosheet Width)×2+Nanosheetの厚み(Nanosheet Thickness)×2が、Nanosheetの実効ゲート幅となる。FinFETでは、フィンの間隔(フィンピッチ)を詰めることは難しいため、マルチフィンの場合はどうしてもフットプリントが大きくなってしまう。それに対してNanosheetでは、Nanosheetの幅自体がフットプリントとなる。同じフットプリントなら、FinFETに対して3層のNanosheetが、1.3倍のWeff(Effective Channel Width)になるという。
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Nanosheetでは、FinFETに対して、ばらつきも抑えられる。垂直にチャネルを立てるFinFETでは、垂直に立ったフィンの厚み(Dfin:Fin Thickness)は露光技術(Lithography)に依存するのに対して、水平のNanosheetではシートの厚み(NS Thickness)は薄膜生成技術(Epitaxy)に依存するからだ。ラフに言うと、垂直方向の加工の方が、水平方向の加工より難度が高いのが半導体プロセスだ。光学的に垂直に微細な構造を作るより、水平に微細な膜を生成する方が技術的に簡単なので、ばらつきを抑えることが可能となる。
FinFETの量子化の制約から解き放たれるNanosheet
FinFETの「Width Quantization(幅量子化)」から解放されることもNanosheetの強味だ。FinFETでは、フィンの数でチャネル幅(ゲート幅)を広げて性能を調整するため、ゲート幅が一定の粒度で増える。チャネル幅が、フィン数という粒度を持つため量子的(離散的)にゲート幅が増える量子化が、FinFETでは制約となっている。
FinFETでは量子化によってゲート幅は整数倍でしか調整ができないため、フィンのプレイスメントを含めたライブラリセルの設計の自由度が制限される。例えば、FinFETのシングルフィンの2.5倍のチャネル幅の駆動力が必要な回路でも、フィンは3枚必要となる。それに対して、Nanosheetでは、チャネル幅は自由に設定できる。最適な性能と電力のチャネル幅を選択できるため、結果としてスタンダードセルの面積を最小にできる。
露光パターニングの難度が下がるために、微細化のハードルが低くなることもNanosheetの利点だ。7nmプロセス世代では、フィンの生成は「SAQP(Self-Aligned Quadruple Patterning)」、最も狭いメタル層は2世代目の7nmからは「EUV(Extreme Ultraviolet)」のシングルパターニングとなる。フィンのようにパターンが揃った部分はSAQPに向いており、EUVよりSAQPの方がフィン側面が均質に仕上がるためにSAQPが使われる。だが、5nm以降になると、パターニングの難度がさらに上がってしまう。Nanosheetでは、FinFETと比べてデバイスの間隔(ピッチ)が緩く、パターニングの面でも容易になると言われている。
こうして見ると、プレーナからFinFET、そしてNanosheet提案への遷移は、トランジスタ構造を90度回転させるという部分にポイントがあることがわかる。FinFETでは、2次元のプレーナからトランジスタを90度立ち上げることでフットプリントあたりのチャネル幅を広げて性能を上げた。Nanosheetでは、マルチチャネルのFinFETを90度寝かせることでチャネル幅を広げて性能を上げる。
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3つのトランジスタ候補がある5nmプロセス
VLSI Symposiaの発表では、CPP(Contacted Poly Pitch)が44/48nmのNanosheetの試作結果が明らかにされている。44/48nmのCPPは、ファウンダリのEUV版7nmプロセスで見込まれているスペックだ。もっとも、Nanosheetがターゲットとしているのは5nm以降の微細プロセスだ。5nm以下へと微細化すると、FinFETを使う場合は、フィンをより細く高いアスペクト比にする必要が出てくる。製造上の難度が高くなり、ばらつきも増大する可能性がある。
昨年(2016年)12月の半導体学会IEDM(IEEE International Electron Devices Meeting)の時点では、5nmプロセスについては「FinFETかシリコンNanowire」と言われていた。現在は、これにNanosheetが加わっている。実際には、5nmプロセスでも、FinFET世代と新トランジスタ世代の2世代に分かれる可能性もある。
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Intelとほかのファウンダリのプロセスノードの“ズレ”
ここで言及している“nm”は、Intel以外のファウンダリ基準の方だ。ややこしいのは、現在ではIntelとほかのファウンダリで、プロセスノードの数字と、実際のデバイスのフィーチャサイズがずれてしまっていることだ。大まかに、Intelとファウンダリのデバイスフィーチャサイズを比較すると下の図のようになる。Intelの7nmとファウンダリの5nmが、ほぼ同列になる可能性がある。
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ファウンダリのプロセス技術は、現在、1年毎に新プロセスが登場するペースとなっている。昨年にリスク生産を開始した10nmプロセスは、今年(2017年)、ボリューム量産に移行しつつある。そして、EUV露光を使わない7nmプロセスが、今年立ち上げで、来年(2018年)からボリューム量産に入る。続いてEUV版7nmプロセスが、来年立ち上げで、2019年にボリューム量産を見込まれている。ややこしいのは、7nmプロセスに2つのバージョンがあることだ。
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5nmのスケジュールは、というと、現状では2020年頃の立ち上げが予想されている。Nanosheetはそのあたりをターゲットとしている。ただし、こちらも7nmと似たように、複数の波となる可能性がある。FinFETで立ち上げ、NanowireやNanosheetに移行するというパターンだ。実際には、5nmではもう1つ配線層への新材料の導入という大きなハードルがあり、スケジュールには見通せない部分がある。