大原雄介の半導体業界こぼれ話

中国の世界最速スパコン「LineShine」を考察する

  • 大原 雄介

2026年7月24日 06:04

LineShine

　弊誌でも報じられている通り、2026年6月に発表されたTOP500のランキングでは、中国の「LineShine」がアメリカの「El Capitan」のRmax(実性能) 1.809EFLOPSを打ち破る2.1984EFLOPSを実現して堂々の第1位に輝いた。

　Rpeak(理論性能)でいえば2022年6月にORNLに納入されたFrontierが2024年11月にバージョンアップによって2EFLOPSを超えているが、実性能で2EFLOPSを超えたのはLineShineが最初である。

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考えうるLineShineの構成

　LineShine LX2の諸元を見ると、1CPUあたり304コアで、総コア数13,789,440個なので45,360 CPUでの構成となる。後述する情報によれば、1ノードは2CPUで構成され、1枚のシャーシに8ノード16CPUが実装され、これで1つのコンピュートブレード(Compute Blade)となる。つまりコンピュートブレードの数は2,835枚の計算だ。

　このコンピュートブレードを16枚集めたものがコンピュートフレーム(Compute Frame)と呼ばれ、なのでコンピュートフレームの数は178個(実際には冗長フレームもあるのか、184個)。コンピュートフレームを2つまとめたものがコンピュートキャビネット(Compute Cabinet)と呼ばれており、これが92個となる。

　1本のラックにいくつのコンピュートキャビネットが収まるかは不明だが、スライドを見る限りはコンピュートキャビネットの高さは6Uくらいはありそうなので、42Uのラックなら7つは入る計算になるが、BBUとか電源、TORスイッチなどの分も必要だろうから、コンピュートキャビネットは多くて5つというあたりか。ということはラックとしては19ラックという計算になる(ラックあたり4つだと23ラック)。

　もっとも、これ以外にネットワークスイッチの分もあるから、ラックあたり5コンピュートキャビネットで30ラック強、ラックあたり4コンピュートキャビネットで40ラック弱あたりだろうか。どちらにもしてもかなり密度が高い構成である。液冷だから可能といえばその通りだが、先にちょっと触れたORNLのFrontierはコンピュートノードだけで74本のラックが必要だったことを考えると、かなりコンパクトである。

　もっとも設備規模がコンパクトであるからといって、コンパクトに稼働できるというわけでもない。報告された消費電力は42.22MWで、これは今回のTOP500の中でブッチギリに大きい。

　ちなみに、消費電力第2位につけるのはTOP500ランキングで4位につけるANLのAurora(38.7MW)であり、TOP500ランキング2位のEl Capitanは29.7MW、3位のFrontierは24.6MWでしかない。エネルギー効率(Rmax/Power)で比較するとLineShineは41位まで落ちることになる。消費電力がそのまま稼働コストに直結するだけに、西側諸国のシステムであればこれは問題になりそうだが、この辺りは電力事情が異なる中国だけに許容されるのかもしれない。

電力効率の最適化も行なっているらしい

力技のCPUコア

　さてそんなLineShine LX2、TOP500ではそれほど情報が出ていないのだが、TOP500に先駆けて深圳で今年5月22日から開催されたHACI(The International Forum for HPC & AI Co-Driven Innovation) 2026という会議において、LineShineのチーフデザイナーである中山大学の盧宇彤教授(国家超級計算深圳中心主任)がLineShineの説明を英語のスライドで示している。

盧宇彤教授

　このHACI 2026に参加したチューリッヒ工科大学のTorsten Hoefler教授がそのうちの4枚をXに投稿しており、ここからある程度の内部構造を見て取ることができる(スライド自体の転載はしないので、興味ある方は直接投稿を参照してほしい)。

　まずLX2 CPUのCPU Coreについて(スライドの2枚目)。基本的はMCM構造になっており、CPUダイ×2の周囲にHBMダイ8つ(CPUダイあたり4つ)とI/Oダイ4つ(CPUダイあたり2つ)が接続される構造になっている。CPUダイ同士は専用のMCM I/Oが用意されて、これで密結合されている。

　そのCPUダイだが、内部は4つのクラスターに分割され、それぞれに均等にCPUコアが配されている。2ダイで8 クラスター、304コアということはクラスターあたり19コアであり、普通に考えればクラスターあたり20コアが入って、うち1つが冗長コアという形だろう。そのコアであるが、ARM ISA準拠でしかもSVE2に加えSMEやPAC(Pointer Authentication Code)にまで対応しているとなると、Arm v9.2-A準拠はほぼ間違いない。

　面白いのは、すべてのコアにSMEユニットが追加搭載されていることだ。SME2ではなくSME、という所がミソである。SMEは行列計算ユニットであるがSVE/SVE2の延長にあり、SVE/SVE2のレジスタを使って行列を「1列ずつ」計算していく仕組みである。

　これに対してSME2は、2次元行列をまとめて計算できる仕組みで、さらにAI向けの拡張なども施されているが、結果として2次元行列をまとめて格納できる巨大なレジスタが必要になるし、SME2の実装には結構な面積が必要になる。おまけにフル稼働させると消費電力もものすごく増える。

　それもあって、Arm自身のlumixの実装では、CPUコアではなくCPU クラスターに置かれる(つまりCPUコアの外のアクセラレータ的な扱い)形であった。lumix CSSの第1世代ではCPUクラスターあたりSME2ユニットが1つ、第2世代では2つに増えるといった形で、とてもコアごとに実装できるようなものではなかった。

　ところがSMEであれば実装はもっと簡単である。もちろん性能はSME2に比べれば落ちるが、その代わり必要となるエリアサイズも小さく収まるし、性能はコア数の暴力で押し切ればいい計算になる。もっとも、スライドを見ると64bit MACが64個搭載されており、あんまりコンパクトになってない気もするのだが。個々のCPUの性能は1.55GHzで60.3TFLOPSとされており、304コアで割るとほぼ128FLOPS/cycleという計算になる。理論性能はこの60.3TFLOPS×45,360=2,735.208PFLOPSとなり、これはTOP500にしめされたRpeakの2,735.82PFLOPSにほぼ等しい数値となっている。なかなか力業な実装になっているわけだ。

メモリ帯域は“一般的”

　これに組み合わされるメモリシステムだが、まずCPUダイあたり4つのHBMが搭載され、8つで4TB/sの帯域があるとされる。HBM Stackあたり512GB/sということで、搭載しているのはHBM3「相当」であろうが、信号速度は3.9Gbps程度とそれほど高くない公算が高い。

　理由はいくつか考えられるが、高速なHBM3はAI向けの需要が高くて入手が困難だった(というかそもそも中国で入手が難しい)ことやコストの問題、あとは消費電力の問題も考えられよう。

　バランスでいうなら60.3TFLOPS対4TB/sだから、15FLOPS/Byteほどの帯域で、明らかにメモリ帯域が足りないといえば足りないのだが、昨今のGPUは大体そんなもん(たとえばHopper H200ならFP64が34TFLOPSなのに対し、HBMの帯域は4.8TB/sなので7.08FLOPS/Byteになる)だから、このあたりでバランスを取ったという可能性は十分ある。

　あともう1つ可能性としてあるのは、そもそもパッケージ的にそれ以上の信号速度で接続できない可能性だ。そもそも今回製造プロセス周りに関しては一切発表がないので何ともいえないのだが、TSMCやSamsungが製造したとは考えにくいので、おそらくはSMICの7nmあたりかと思われる。

　問題はインターポーザーの方で、SMICがCoWoSに匹敵する性能を持つシリコンインターポーザーを提供できるのか？というのも疑問だし、そもそもHBM3が今の中国で十分に入手できるのか？というは(CMXTの生産能力を含めて)疑問が色々残る。

　そもそも2枚目のスライドの一番下にも「Customized DRAM dies reduce power and area; wafer-to-wafer 3D stacking combines DRAM and logic wafers」とか書いてあり、これはHBM3そのものではなくHBM的な構造を持ったカスタムメモリの可能性が非常に高い。

　さきほどまでは書かなかったが、そもそもこうした高度なチップを自社で製造できる(特にCPUコアに関していえば、アーキテクチャライセンスをベースに独自にコアを開発・実装し、さらにほかに類を見ないSMEの実装を可能にする)メーカーといえばHuawei傘下のHisiliconくらいしか思いつかないのが正直なところである。

　そのHuaweiは独自のHiBLという自社製HBMを開発していると伝えられており、あるいはこれを搭載しているのかもしれない。ただHiBLは昨年9月頃にその存在が報じられ、HBM3Eを凌ぐ1.6TB/sの帯域を実現するという話だったのが、いまだに市場に登場していないあたり、あるいはこのHiBLをベースに確実で動く速度で実装した、という可能性もありそうである。

　ちなみにLX2はCPUダイの中にDDR5のインターフェイスも搭載しており、HBMとは別にDDR5 DRAMを外付けできるようになっている。この場合HBMをDDR5のキャッシュとして使うこともできるし、HBMとDDR5を別々のメモリアドレスに割り当てることもできる。なんかキャンセルされたIntelのKnights Hillを思わせる構成である。

高効率を実現したネットワークだが仕組みは謎に包まれる

　それとネットワークについて。一般論としてノード数が増えるほど効率が落ちる。例えば今年のTOP500でHPE Cray EX255aをベースとしたシステムは2位のEl Capitan以外に7位のHPC7、14位のTuolumne、41位のEl Dorado、76位のHunterなどがあるが、これらのRmaxとRpeakの比率をまとめてみるとこんな感じである。

Rmax(PFLOPS)Rpeak(PFLOPS)効率
El Capitan1,8092,821.164.1%
HPC7571.5861.1366.4%
Tuolumne208.1288.8872.0%
El dorado68.0295.2971.4%
Hunter31.685.1470.2%

どれも同じシステム構成で、ノード数が異なるだけだが、ノード数が減るとネットワークを小規模に抑えることが可能になり、それだけレイテンシが減るからより効率よく動かせる結果である。

　ではLineShine LX2は？というとRpeakが2,735.82PFLOPSなのに対しRmaxが2,198.40PFなので、効率は実に80.3%にも達している。もちろんこれはトップというわけでない(トップは442位のNumerical Materials Simulatorで、効率は実に98.79%に達している)が、これだけ大規模なシステムで80%超えの効率はなかなか見ない。

　そのネットワーク構成は1枚目のスライドに示されているが、L1～L2の4層構造ながら、L1は1つのコンピュートブレード内の接続に留め、L2はL1同士の接続をコンピュートフレーム内に限って行なう(このL2スイッチブレードがコンピュートフレームあたり8枚実装されている)。

　その上位にはL3スイッチブレードが16枚あり、これがコンピュートフレーム間の相互接続を担う格好であり、そのL3スイッチブレード同士を相互接続するL4スイッチブレードが6枚用意される。このL3スイッチ×16とL4スイッチ×4で1つのネットワークフレームを構成し、そのネットワークフレームが合計32枚あるという構成である。一種のFat-Treeではあるのだが、相互接続の感じがNVLinkなどに似たScale-up風である。それでいて、L1/L2とL3/L4がLeafとSpine風に構成されるLeaf-Spine構造というのも独特である。

　説明によればシングルホップレイテンシは1.07μsだそうで、これはL1ベースでの話ではないかと思うが、低速とはいえないまでも高速とは言い難い。どうしてこの構造でこのLinpackの高い効率を叩き出せたのか、というのは非常に興味深い部分であるが、残念ながらその理由までは説明がなかった。

　ちなみにLX2 CPUには800G Ethernetのコントローラが内蔵されているそうで、物理層はこの800G Ethernetベースなのだろう。ただ全体としてはLingQi High-speed Interconnect Networkという名称がついており、高信頼性の工夫については「Credit-based flow control」という説明がある辺りで、もう論理層は独自のものだと理解できる。ちなみに4層ネットワークだが、光ファイバーは1層のみということで、おそらくはL2⇔L3間のみ光で、ほかは銅線ベースでの接続になっているものと思われる。

　全体としてみると、従来の西側のHPC向けのシステムとは異なる設計思想が随所で見られる構成となった。これを中国が独自で製造/展開できたということは軽視できない成果とはいえるだろう。

　その一方で消費電力がずば抜けて大きいのはやはりプロセスがSMICの7nm世代のどれか(SMICの7nmは3世代ある)を使っており、1.5GHzと動作周波数を抑えてもそれなり(LineShine LX2の消費電力は690Wである)になってしまう、というあたりが現在の中国の限界を示しているともいえる。なかなか面白いシステムが出てきたものである。