福田昭のセミコン業界最前線
NANDは5bit/セル、DRAMは8層の時代へ。IEDM 2025で明かされる半導体の“次の常識”
2025年11月10日 10:17
メモリ、光、MEMS、バイオの注目講演を報告
本コラムの前々回でお伝えしたように、半導体のデバイス技術とプロセス技術に関する世界最大の国際学会「IEDM(International Electron Devices Meeting)」が、米国カリフォルニア州サンフランシスコで現地時間2025年12月6日～10日に開催される。通称は「IEDM 2025」である。
本コラムの前々回ではIEDM 2025の開催概要と基本的なスケジュール、プレイベント(技術講座)、基調講演(プレナリー講演)、技術講演セッションのテーマ一覧、「CMOSロジック」分野の注目講演を説明した。今回は「CMOSロジック」以外の注目講演(ハイライト講演)をご報告する。
始めは「メモリ」分野の注目講演である。「DRAM」、「NANDフラッシュ」、「強誘電体メモリ」、「磁気抵抗メモリ」、「クロスポイントと抵抗変化メモリ」の順番で説明していこう。
8層の3次元積層DRAMセルをキオクシアが試作
DRAM技術では、3次元積層セルによって記憶密度を高める技術と、ゲインセルによって記憶密度を高める技術に注目したい。キオクシアは、酸化物(IGZO)チャンネルのトランジスタを垂直に積層した8層の3次元DRAMセルを試作した(講演番号29-1)。セルトランジスタのオン電流は30μA/セル、オンオフ比は10の13乗と高い。
CXMT(ChangXin Memory Technologies)は、IGZOチャンネルトランジスタを多層金属配線プロセス(BEOL工程)で作成する3次元積層DRAM技術を発表する(同29-3)。試作したIGZO選択トランジスタのオン電流は60.9μA/μm、しきい電圧は0.28V、サブスレッショルド係数は80mV/decである。
Stanford UniversityとNVIDIA、TSMCの共同研究グループは、ゲインセル技術のメモリセルアレイを40nmノード(N40)で試作し、5nmノード(N5)でシミュレーションした結果を報告する(同29-5)。メモリセルアレイの記憶密度は高密度SRAMセルの3倍と高い。256×256のセルアレイはN5でのシミュレーションによると2GHz(N5による高密度SRAMセルの95%の周波数)で読み書き動作する。
5bit/セルの量産が容易な高密度3D NANDフラッシュ
NANDフラッシュメモリ技術では、3D NANDフラッシュのワード線積層数を高層化する開発成果と、メモリセル当たりのビット数をさらに増加させた研究成果が発表される。
SK hynixは、ワード線の積層数が321層と多い第9世代の3D NANDフラッシュメモリ技術を説明する(講演番号18-1)。238層の前世代と比べ、同一記憶容量でのダイ数/ウェハは44%(実際の数値)増えた。321層は3つの積層ティアで構成する。また、横方向(平面方向)を微細化することで単位面積当たりのメモリホール密度を11%高めた。
SK hynixはまた、5bit/セルの多値記憶方式3D NANDフラッシュ技術を発表する(同18-5)。セル断面形状の楕円化とチャンネルの切断により、しきい電圧のステップ数を減らした。この結果、量産を容易にしたとする。
Samsung Electronicsは、フッ素フリーのモリブデン(Mo)をワード線に採用した3D NANDフラッシュ技術を開発した(同18-2)。第9世代品で量産に適用したとする。従来のタングステン(W)からMoに切り換えることで、将来の微細化余地と信頼性を両立させた。
スイッチング寿命を10の12乗サイクルに伸ばした強誘電体キャパシタ
強誘電体メモリ技術では、強誘電体キャパシタのスイッチング(分極反転)サイクル寿命を10の12乗サイクルに延ばした研究成果が目立つ。
Fraunhofer IPMSとGlobalFoundriesの共同研究グループは、22FDX(22nmの完全空乏型SOI)プロセスによって1V未満でのスイッチング動作を実現した、低電圧強誘電体メモリセルを試作した(講演番号3-1)。1T1C方式セルの強誘電体キャパシタを第3層金属配線と第4層金属配線の間に形成した。強誘電体材料はAlドープのHfZrO(HZAO)である。スイッチング電圧は1.5V、膜厚8nmのキャパシタでサイクル寿命は10の12乗を超える。データ保持期間は150℃の高温下で1時間。
Samsung Electronicsは、スイッチング疲労がほぼ生じないHZO(HfZrO)強誘電体キャパシタを開発した(同4-2)。サイクル回数(スイッチング電圧1V)が1.2×10の12乗を超えても(測定時間の制限による)、残留分極(2Pr)の変動は5%以内にとどまった。
Samsung Advanced Institute of TechnologyはIGZOチャンネルとHZO強誘電体膜の埋め込み不揮発性向け強誘電体トランジスタ(FeFET)を開発した(同29-7)。多層金属配線プロセスで製造する。メモリウィンドウは1.6Vと広く、サイクル寿命は10の12乗と長い。
CXMT(ChangXin Memory Technologies)は多結晶シリコンの選択トランジスタアレイとHZO強誘電体キャパシタをモノリシック積層した強誘電体メモリを試作した(同12-1)。トランジスタ電流のオン/オフ比は10の7乗。サイクル寿命は10の8乗である。
8nmノードによる128Mbitの車載用大容量埋め込みMRAM技術
磁気抵抗メモリ(MRAM)技術では、大容量埋め込みMRAM技術とスピン軌道トルク(SOT)型MRAMの高速動作セルアレイ試作に注目したい。
Samsung Electronicsは、8nmと微細な加工技術による車載用128Mbit(16MB)埋め込みSTT-MRAMを試作した(講演番号39-1)。車載用埋め込み不揮発性メモリとしては記憶容量がかなり大きい。同社はまた、MRAMを外部磁界から守る磁気遮へいをウェハレベルで形成してみせた(同39-2)。軟磁性材料による遮へい構造を多層金属配線工程で作り込んだ。
TSMCは、円形断面のMTJ(磁気トンネル接合)と磁気異方性の導入によるタイプC(Canted)型スピン軌道トルク(SOT)MRAM技術を開発した(同39-4)。外部磁界なしに動作する。書き込み時間は1nsと短い。8kbitのセルアレイを試作してみせた。
IBM T. J. Watson Research Centerは、スピン注入型MTJを2重に形成することで劣化なしに効率を25%高めたラストレベルキャッシュ向けMRAM技術を報告する(同39-3)。4kbitのセルアレイを試作した。書き換えパルス幅は2nsと短い。
クロスポイントメモリで2bit/セルの多値記憶を実現
クロスポイント技術では、Micron Technologyがカルコゲナイド材料を選択素子兼記憶素子とするクロスポイントメモリセルを試作した(講演番号3-6)。多値記憶(2bit/セル)の書き込みを確認したとする。
National Tsing Hua University (NTHU) とTSMCの共同研究チームは、5nmノードのFinFETショットキーダイオードとFinFET誘電体抵抗膜を組み合わせた1D1Rタイプのクロスポイントメモリを開発した(同39-5)。5nmノードのFinFETロジック製造プロセスと互換性を有する。メモリセル面積は0.02平方μm。
1.3μmと1.55μmの赤外線を検出するゲルマニウムSPAD
次は「光エレクトロニクス」分野の注目講演をご報告する。「SPAD(単一光子アバランシェフォトダイオード)」「CMOSイメージセンサー」の順番で説明していこう。
SPAD技術では、ゲルマニウムオンシリコン(Ge on Si)技術による1300nmおよび1550nmの赤外線(波長は光ファイバ通信とほぼ同じ)検出器と、イベント当たりの収集電荷量と暗雑音を大幅に低減したSPADアレイに注目したい。
ソニーセミコンダクタソリューションズとソニーセミコンダクタマニュファクチャリングは共同で、ゲルマニウムオンシリコン(Ge on Si)技術による赤外線検出用単一光子アバランシェフォトダイオード(赤外線検出用SPAD)アレイを試作した(講演番号8-1)。裏面照射型。画素ピッチは10μmとかなり長い。光子検出効率(PDE)は室温で波長1300nmのときに33.8%、1550nmのときに23.3%。このSPADアレイを搭載したLiDARの測定距離は屋内、屋外(太陽光下)ともに18mである。
キヤノンは、ダブルカソード構造によってイベント当たりの収集電荷量と暗雑音を大幅に低減したSPADアレイを開発した(講演番号8-2)。画素ピッチは6.39μm、画素数は320万画素。従来のシングルカソード構造SPADに比べて収集電荷量を42%削減し、暗計数率(DCR)(25℃)を82%低減した。
ダイナミックレンジが129dBと広い車載用CMOSイメージセンサー
CMOSイメージセンサー(CIS)技術では、ダイナミックレンジを120dB以上に広げたCISの発表が目立つ。
ソニーセミコンダクタソリューションズとソニーセミコンダクタマニュファクチャリングは共同で、ダイナミックレンジが129dBと広い、画素寸法が2.1μm角の車載用CMOSイメージセンサーを開発した(講演番号42-3)。飽和電子数(FWC: Full Well Capacity)を増加させるため、FDTI(Full Depth deep-Trench Isolation)とコンフォーマルドーピング、3次元MIM(Metal-Insulator-Metal)キャパシタを駆使した。
東北大学は、ダイナミックレンジが120dBと広い横型オーバーフロー蓄積容量(LOFIC: Lateral OverFlow Integration Capacitor)方式のCMOSイメージセンサーを開発した(講演番号42-2)。Si溝形キャパシタを3次元積層している。画素ピッチが5.6μmのときに、FWCは8.6M電子を超える。
8時間後の時間変動を102nsに抑えたMEMSクロック
ここからは「マイクロマシニング」技術、「バイオエレクトロニクス」技術、「センサー」技術の注目講演を紹介していく。
マイクロマシニング技術では、クロックデバイスと超音波デバイスの研究成果が興味深い。
University of MichiganとUniversity of Floridaの共同研究チームは、8時間経過後の時間変動が102nsと少ないシリコンMEMS(Micro Electro Mechanical Systems)クロックを開発した(講演番号13-1)。1個のシリコンバルク波共振器で、せん断モードで直交動作する2つのラーメ共鳴波を発生させた。共振の基本周波数である78MHzを基準クロックとし、共振の1次オーバートーン周波数である143.7MHzを温度センサーに活用している。
Tsinghua UniversityとSHOULDER Electronicsの共同研究チームは、5G/6G無線通信(3GHz～12GHz)のRFフィルタおよびRF共振器に向けた超音波デバイス技術を報告する(同13-3)。SiC基板に圧電材料のニオブ酸リチウム(LN)薄膜をたい積した表面弾性波(SAW)素子をベースに、用途に応じて3つの励起モード(SH-SAW(せん断水平振動モードSAW)、LLSAW(縦型リーキーモードSAW)、高次SV(高次垂直せん断振動モード))を選べるようにした。
Chinese Academy of Sciencesは、人体内部の動脈を超音波探査によって画像化する圧電マイクロマシニング超音波トランスデューサ(PMUT)とCMOS送信回路を協調設計してみせた(講演番号13-4)。64チャンネルのPMUTとCMOS回路を0.18μmのBCD(バイポーラ、CMOS、DMOS)プラットフォームで試作した。試作したデバイスによって上腕動脈(直径5mm、深さ15mm)をリアルタイムで撮影し、心拍と連動した血圧の変動を計算した。
心疾患の診断に活用できる高感度プロテイン検出器
バイオエレクトロニクス技術では、心疾患診断用プロテイン検出器、pHイメージセンサー、高感度pH検出器の研究成果に注目したい。
Chang Gung University(長庚大学)は、心臓疾患の診断に利用できる特定のプロテインを、高感度で検出するバイオセンサーアレイを試作した(講演番号43-1)。NbSeVOx薄膜の拡張ゲートFET(EGFET: Extended Gate FET)をプロテイン検出センサーとする。試作したEGFETセンサーアレイは、心筋トロポニンI(cTNI)と脳性ナトリウム利尿ペプチド(BNP)、NT-pro BNP(N-terminal pro-brain natriuretic peptide)に強く反応した。
Shanghai Jiao Tong University(上海交通大学)は、1トランジスタ方式のIGZOイオン感応性薄膜トランジスタによって分解能が800ピクセル/インチと高い256×256ピクセルのpHイメージセンサーを試作した(講演番号43-2)。ネルンスト感度は110mV±20mV/pH。標識なしの高速並列DNA検出用途を想定した。同大学はまた、デュアルゲートのイオン感応性強誘電体FETによって1,000mV/pHの超高感度pHセンサーを開発した(講演番号43-7)。反強誘電体HZOと酸化インジウム半導体でFETを構成している。
平方cm当たり44万4000ピクセルの超高密度触覚センサーアレイ
センサー技術では、超高密度触覚センサーアレイの発表が目を引いた。Westlake University(西湖大学)は、CMOSプロセスによって平方cm当たり444,000ピクセルの触覚センサーアレイを試作した(講演番号25-1)。アレイ配列は640×512ピクセルである。触覚検知には感圧抵抗膜を利用した。感圧の分解能は15μm。
このほかにも、興味深い発表が少なくない。詳しくはIEDMの現地取材レポートなどで改めてご報告したいので、期待されたい。