後藤弘茂のWeekly海外ニュース
AMDがチップレットアーキテクチャのクライアント版Zen 2を投入へ
2019年5月29日 11:00
AMDがCOMPUTEXで7nm世代のCPUとGPUラインナップを発表
次世代のCPU「第3世代Ryzen」では、12コア版が499ドルで登場する。また、Ryzenと同じタイミングで、新マイクロアーキテクチャのRadeon GPU「Navi」も登場する。新Ryzenは3000番台の型番、新RadeonはRX 5000番台の型番となり、どちらも7月に市場に登場する。Ryzen 3の投入に合わせて、新チップセット「X570」も投入される。
AMDは、台湾で開催されているCOMPUTEXの基調講演で、7nmプロセス世代のCPUとGPUのファミリを正式に発表した。CPUのRyzen 3000ファミリは、TSMCの7nmプロセスで製造される新CPUコア「Zen 2」をベースとする。CPUコアの世代とRyzenの世代がずれているのでわかりにくいが、Ryzenは今回がメジャーバージョンアップとなる。
Zen 2世代では7nmプロセスになったことで、パフォーマンス/ワットが向上し、トランジスタ密度が上がったことでトランジスタを費やしてマイクロアーキテクチャを拡張することが可能になった。もっとも目立つ拡張は、SIMD(Single Instruction, Multiple Data)ユニットを従来の128-bit幅から256-bit幅に拡張し、ベクタ演算のスループットを2倍に引き上げたことだ。
また、この世代からクライアントCPU製品も、CPUのダイを分割した“チップレット(Chiplet)”アーキテクチャへと移行する。CPUを搭載したダイは先端の7nmプロセスで製造されるが、I/Oやメモリインターフェイスなどを搭載したI/Oダイは成熟した14nmプロセスで製造される。
Ryzen 3000ファミリは、従来のRyzenと同じくAM4ソケットベースで、既存のマザーボードも対応すれば使うことができる。製品ラインでは、従来のRyzen系最高峰のRyzen 7を引き継ぐ「Ryzen 7 3800X」が8 CPUコアでブースト時4.5GHz、キャッシュは倍量の36MBとなり、TDP(Thermal Design Power:熱設計消費電力)は105W。さらに、従来のラインナップよりさらにCPUコア数を増やしたRyzen 9系列が新設され12コアの「Ryzen 9 3900X」が4.6GHzブースト周波数、70MBキャッシュで登場する。Ryzen 9 3900Xも、Ryzen 7と同じ105W TDPだ。I/Oでは、PCI Express Gen4をサポートしたこともトピックだ。
Ryzen 3000と同じく7nmで製造されるGPUのNaviは、チップレットではなく単体のダイで構成される。Naviアーキテクチャは、PlayStation 5(PS5)に採用されることが明らかにされている。PS5は当初の計画では、Vega GPUアーキテクチャベースの予定だったが、最終的にNaviに変わった。PS5版のカスタムNaviコアは、レイトレーシング支援ハードウェアを搭載していることがわかっている。そのため、ディスクリート版のNaviもレイトレーシング機能を搭載していると見られている。
Naviのグラフィックス製品版は、ハイエンドがRadeon RX 5700シリーズとなる。このほか、AMDはサーバー向けの64コアZen 2ベースCPU「Rome」が、第3四半期に投入されることも明確にした。
7nmプロセスのCPUに一番乗りのAMD
「AMDは、世界で最初の7nmプロセスのCPUを今年ローンチする」。
AMDを率いるLisa Su(リサ・スー)氏(President and Chief Executive Officer,AMD)は、COMPUTEXのプレショウ基調講演において、こう宣言した。Intelが10nmプロセスのCPUをまだ本格出荷できない段階で、AMDは7nmのチップを発売する。数字の上では、ライバルIntelをプロセス技術で追い抜いたことになる。
もっとも、AMDのチップを製造するTSMCの7nmプロセスは、Intelの10nmプロセスと比較するとスペックがやや緩く、より製造しやすい。プロセスの実際のスケールを見ると、TSMC 7nmでIntel 10nmに先行することは不思議ではない。とはいえ、AMDの7nm CPUとGPUの出荷は、かつてはプロセス技術で引き離されていたTSMCが、Intelと先端プロセスで競合するところまで到達したことの象徴となっている。
プロセス技術にはフィーチャサイズと呼ばれる指標がある。指標の1つは配線間隔(メタルピッチ:Metal Pitch)で、配線のうち最小の間隔が指標となる。たとえば、40nmピッチなら、40nm間隔で配線が並ぶ。配線の間には間隔があるため、実際の配線自体の幅はピッチの半分(ハーフピッチの場合)になることが多い。
もう1つの指標は「ゲートピッチ(Gate Pitch)」または「CPP (Contacted Poly Pitch)」と呼ばれる、トランジスタのゲートの間隔だ。このほか、現在では、トランジスタのフィンの間隔である「フィンピッチ(Fin Pitch)」も指標となっている。
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これらを比較すると、Intelの10nmは、以前の発表時の数字ではゲートピッチが54nm、メタルピッチが36nm。それに対してTSMCは学会発表のゲートピッチが54nmだが実際には57nmとも報じられている、メタルピッチは40nmだ。数字の上では、Intelの10nmのほうが、実際にはTSMCの7nmより微細で、それだけ製造が難しい。Intelが10nm CPUの量産スタートで苦闘したことと比べると、TSMCの7nmがすんなり立ち上がったのは、こうしたTSMCの無理のない7nmスペックが大きく影響している。
TSMCの7nmプロセスでは、同社の2世代目の16nmプロセスである16FF+に対して、性能で30%以上のアップか、電力の60%低減が実現される。また、トランジスタ密度は約3倍となる。簡単に言えば、16/14nmプロセスに対しては、回路レベルでの性能はあまり上昇しないが、単位面積に最大で3倍のトランジスタを詰め込むことが可能となる。
7nmプロセスはこうした特徴を持つため、高クロック化によって性能の向上を狙うのではなく、より多くのトランジスタを使うことでコア数やアーキテクチャ拡張を行なうことが得策となる。
電力も低減されるのだだが、トランジスタ密度も上がるために電力密度はほとんど同じになる。言い換えれば、ほぼ同じ電力の枠内で、トランジスタを3倍に増やして、並列性能を上げることが可能だ。実際、Zen 2コアではアーキテクチャの拡張によってIPC(Instruction-per-Clock)が15%向上し、SIMDユニットのスループットを倍にしたことで浮動小数点演算性能が2倍になった。
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Zen 2世代のCPU製品はチップレットアーキテクチャに
AMDは、今年(2019年)1月のCESにおいて、7nmのクライアント版Ryzenがチップレットアーキテクチャになることを明らかにした。AMDはそれ以前に、サーバー版の7nm製品Romeがチップレットになることを発表している。Romeでは、CPUをI/OダイとCPUダイに分割。CPUダイを先端の7nmプロセスで製造する一方、I/Oダイは成熟した14nmプロセスで製造する。64コアのRome CPUは、1個のI/Oダイと、8 CPUコアを搭載した8個のCPUダイで構成される「MCM(Multi-Chip Module:マルチチップモジュール)」となっている。
AMDの7nm世代のRyzen CPUも、Romeと同じアプローチを取る。CPUダイとI/Oダイの2系統のダイでCPU製品を構成する。今回、AMDは7nm世代Ryzenのパッケージ写真を公開した。そこから計算できるダイサイズは、CPUダイが76平方mm程度、I/Oダイが少し大きく125平方mm程度だ。CPUダイは、クライアント向けもサーバー向けも共通だと推測される。
AMDのチップレットアーキテクチャの利点の1つは、CPUコア数のコンフィギュレーションを、パッケージレベルで変更できる点だ。具体的には、8コアのRyzen 7系は、1個のCPUダイと1個のI/Oダイで構成する。12コアのRyzen 9系は、2個のCPUダイと1個のI/Oダイで構成する。これが、64コアのRomeになると8個のCPUダイと1個の大型I/Oダイの構成となる。そして、Ryzen 9の構成とRomeの構成の間に、おそらく、7nmプロセス世代のThreadripperの構成がはさまる。
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CPUダイとI/Oダイを接続するのは、AMDの独自インターコネクトのInfinity Fabric。Infinity Fabricでは、同一のプロトコルで、異なる物理実装のバージョンがある。オンパッケージでダイ同士を接続するのは「IFOP(Infinity Fabric On-Package)」で、その新バージョンがZen 2で採用されているとみられる。
AMDは、14/12nmプロセスのZen/Zen+でも、ダイを組み合わせることで、さまざまなコンフィギュレーションを実現した。しかし、14/12nmでは、CPUコアとI/Oは1個のダイに統合されており、CPUとI/Oの統合ダイを組み合わせることで複数の構成を実現した。今回の7nm世代では、CPUとI/Oで切り分ける新しいアプローチとなった。
コスト低減とコンフィギュレーションの自由度からチップレットに
AMDがCPUとI/Oでダイを分離して、プロセス技術を変えたのは、コストの問題があるからだ。7nmプロセスでは、露光プロセスが複雑になっているため、プロセス済みウェハのコストは大幅に上昇している。下はAMDが「2018 Symposia on VLSI Technology and Circuits」のチュートリアルで示したコスト比較のスライドで、歩留まりを加味すると、7nmノードは16/14nmに対して2倍近いコストに膨れ上がっていることがわかる。
複雑なプロセスは歩留まりの向上も遅いだが、AMDのCPUチップレットのように70平方mm台の小さなダイなら歩留まりが低いプロセスでも製造がしやすい。また、I/O回りでは、アナログ回路は微細化できないため、10nmの上に載せると、ムダにダイを大きくしてしまう。CPUダイに占めるI/Oの比率が高くなり、経済的ではない。さらに、現在の複雑なプロセスでは、設計やマスクにかかるコストも膨大になっている。しかし、同じ設計のCPUチップレットを使い回すなら、設計やマスクのコストを抑えることができる。
もちろん、CPUとI/Oでダイを分離すると、ダイ間の接続のレイテンシが発生し、またダイ間のインターコネクトの分の電力消費が増える。とくにクライアントPCでは、これはやっかいな課題だ。しかし、そうした不利を考えても、チップレットアーキテクチャには利点があるとAMDが判断したことになる。チップレットアーキテクチャでなければ、AMDは12コアのCPUを簡単に製品化できなかっただろう。