VLSI技術シンポジウムの3日目である6月15日には、PC/サーバー用CPUやGPUなどの最先端ロジック向けトランジスタ技術に関するセッションが開催された。20nm世代以降のCMOSの行方を展望するときに、とても参考となるセッションだったので、いくつかの発表講演の概要をご紹介したい。

　MOSトランジスタ技術は、ここ10年近く、加工寸法を微細化(スケーリング)するとともに、新しい技術を開発し、導入することでトランジスタの性能(主にチャンネル長当たりの駆動電流)を高めてきた。90nm世代の量産では歪みシリコン技術を導入し、45nm世代の量産では高誘電率膜/金属ゲート(High-k/Metal gate)技術の採用が始まった。32nm世代のトランジスタは、歪みシリコン技術の改良と、高誘電率膜/金属ゲートの改良(あるいは導入)で量産が進んでいる。

　歪みシリコン技術は、p型トランジスタのソースとドレインをシリコンゲルマニウム(SiGe)合金とすることでチャンネル領域にひずみを与え、チャンネルのキャリア移動度を高める技術である。キャリア移動度を高めると電流駆動能力が上昇する。ロジック半導体チップの動作速度はトランジスタの電流駆動能力に多くを依存しており、基本的には電流駆動能力が上昇すると、半導体チップの動作速度が高まる。

　高誘電率膜/金属ゲート(HKMG：High-k/Metal Gate)技術は、ゲート絶縁膜材料をこれまでのシリコン酸化窒化膜から、高誘電体材料膜(ハフニウム酸化膜系材料)に変更し、合わせてゲート電極を低抵抗の金属ゲートに変更することで、ゲート絶縁膜を薄くすることと、ゲートリーク電流を低減させることを両立させた技術である。

　トランジスタを微細化するときには、原則として微細化の比率(縮小率)に応じてゲート絶縁膜を薄くしなければならない。さもないとトランジスタの電流駆動能力が比例縮小のルール(すなわち目標値)通りには上がらなくなる。しかし、これまで使われてきたゲート絶縁膜材料であるシリコン酸化窒化膜では、90nm世代以降はリーク電流の増大が無視できなくなってきた。45nm世代あるいは32nm世代では、性能向上のためには高誘電率膜/金属ゲート(HKMG)技術を導入せざるを得なくなっている。

　32nm世代以降のロジック用トランジスタでは、3通りのトランジスタ構造が候補となっている。1つは、従来通りのトランジスタ構造である。「バルク・プレーナ型トランジスタ」や「バルク・プレーナ型FET」、「平面型トランジスタ」などと呼ばれている。シリコン基板(「バルク」と呼ばれる)の上にゲート電極を形成し、ゲート電極を中央としてシリコン基板の平らな表面付近にソース層とドレイン層を形成する。VLSI技術シンポジウムでは、IBMやGLOBALFOUNDRIES、STMicroelectronics、Samsung Electronics、東芝などによる共同開発グループが、20nm世代のバルク・プレーナ型トランジスタによるCMOS技術を発表した(H.Shangほか、講演番号T15.1)。

バルク・プレーナ型トランジスタ(バルク・プレーナ型FET)の構造

　バルク・プレーナ型トランジスタを微細化するときに生じる大きな問題は、しきい電圧(トランジスタがオン状態に移行するときのゲート電圧)の低下である。これは「短チャンネル効果(SCE：Short Channel Effect)」と呼ばれる。しきい電圧が低下すると、「サブスレッショルド・リーク電流」と呼ばれるオフ状態でのリーク電流が増加する。またしきい電圧のばらつきが増大し、半導体チップの動作速度の向上を阻害する。

　そこでプレーナ型トランジスタの限界を打破する技術として考案され、研究開発が続けられてきたのが、「フィンFET(フィンフェット)」や「FinFET」、「Tri-Gate」などと呼ばれる立体構造のトランジスタである。

　フィンFETでは、平たい板を垂直に立てたようにシリコン基板の表面を加工する。この平たい板が魚のひれ(フィン)に似ていることに、トランジスタの名称は由来している。フィンの両端はトランジスタのソース領域とドレイン領域となる。フィンの中央にはゲート電極が載る。ゲート電極はフィンの側壁を囲むように被さっている。

FinFET(Tri-Gateトランジスタ)の構造

　フィンFETの特徴は、フィンの幅がきわめて狭いことと、ゲート電極が基板と接する領域がきわめて大きいことにある。フィンの幅がきわめて狭いと、ゲート電極直下の基板領域(フィン部分)が完全に空乏化(絶縁化)する。このためサブスレッショルド・リーク電流が劇的に減少し、短チャンネル効果が抑えられる。ゲート電極が基板と接する領域が大きいと、オン状態での反転層(電流が通過する領域)が大きくなり、電流駆動能力が高まる。VLSI技術シンポジウムでは、Intelが22nm世代のTri-GateトランジスタによるCMOS技術を発表した(C.Authほか、講演番号15.2)。

　バルク・プレーナ型トランジスタの限界を打破するもう1つの候補が、「FD-SOI」あるいは「FDSOI」と呼ばれるトランジスタ技術である。ここでFDとは「Fully-Depleted」(完全空乏)を、SOIとは「Silicon On Insulator」(絶縁体上のシリコン)を意味する。トランジスタ構造はプレーナ型と同じなのだが、基板が大きく違う。厚い絶縁層が存在し、その上に薄いシリコン層が載る。この薄いシリコン層にトランジスタを形成する。

FD-SOI(FDSOI)トランジスタの構造

　FD-SOIトランジスタの特徴は、シリコン層がきわめて薄いことと、電気的には絶縁体基板にトランジスタを形成していることにある。シリコン層がきわめて薄いので、ゲート電極直下のシリコン領域が完全に空乏化(絶縁化)する。このため、フィンFETと同様にサブスレッショルド・リーク電流が劇的に低下し、短チャンネル効果を抑えられる。絶縁体基板であることから、基板リーク電流も存在しないほか、寄生容量(負荷容量)が小さい。負荷容量が小さいので、半導体チップの動作速度が向上する。VLSI技術シンポジウムでは、STMicroelectronicsとLETIの共同開発グループが、28nm世代のFD-SOIトランジスタによるCMOS技術を発表した(N. Planesほか、講演番号T15.3)。

　それでは、各社の発表内容をもう少し具体的にご紹介しよう。

　IBMらの共同研究グループが開発したのは、モバイル機器向けのCMOSプラットフォームである。消費電力の低減を強く意識した製造技術だ。プラットフォームの名称は「20LPM」である。28nm世代の低消費電力プラットフォーム「28LP」に比べると動作速度は1.3倍に向上した(オフ電流の値は同じ、電源電圧は28LPが1.0V、20LPMが0.9V)。

　トランジスタの電流駆動能力(チャンネル長当たりのオン電流)はn型FETが750μA/μm、p型FETが800μA/μmである(オフ電流は1nA/μm、電源電圧は0.9V)。「28LP」に比べるとp型FETの性能向上が著しい。n型FETの電流駆動能力は1.3倍に向上したのに対し、p型FETの電流駆動能力は2倍に向上した。p型FETにおける歪みシリコン技術(SiGe技術)の改良が性能向上に大きく寄与したという。

　開発した20nm世代のCMOS技術でSRAMセルアレイを試作し、動作を確認した。SRAMセルの面積は0.081平方μm。静的雑音余裕(SNM)は電源電圧が0.9Vのときに160mVと十分にある。電源電圧が0.7VのときのSNMは110mVとかなり大きい。

28nm世代の低消費電力プラットフォーム「28LP」と20nm世代の低消費電力プラットフォーム「20LPM」の主な寸法(サイズ)

n型FETとp型FETの透過型電子顕微鏡観察像

試作したSRAMセルアレイの観察像(左)とSRAMセルの動作曲線(バタフライ曲線)(右)

　Intelが22nm世代のプラットフォームに「Tri-Gate」トランジスタ技術を採用すると発表したのは、2011年の5月である。立体構造あるいは3次元構造のトランジスタを半導体チップの量産に採用するのはIntelが初めてであり、半導体業界はもちろんのこと、PC業界の注目も集めた。当初は「Tri-Gate」トランジスタ技術の内容は、同年12月の国際学会IEDMで発表すると予想されたが、実際には今回のVLSIシンポジウムが初めての学会発表の機会となった。なお量産チップである「Ivy Bridge」プロセッサの概要は、2012年2月に開催された国際学会ISSCCで発表されている。

　開発したTri-Gateトランジスタの性能はかなり高い。電流駆動能力(飽和電流値)は、n型FETが1.07mA/μm、p型FETが0.95mA/μmである(オフ電流は10nA/μm、電源電圧0.8V)。それぞれ32nm世代に比べると13%と27%、電流駆動能力が向上しているという。なおこの値はMPタイプのトランジスタのもの。Intelでは高性能マイクロプロセッサだけでなく、SoC(System on a Chip)にもTri-Gateトランジスタ技術の適用を考えており、このほかにHPタイプ(電流駆動能力はn型FETが1.26mA/μm、p型FETが1.10mA/μm、オフ電流100nA/μm)とSPタイプ(電流駆動能力はn型FETが0.88mA/μm、p型FETが0.78mA/μm、オフ電流1nA/μm)を用意した。HPタイプがIvy Bridgeなどの高性能マイクロプロセッサ向け、MPタイプとSPタイプがSoC向けとなる。

　Tri-Gateトランジスタで試作したSRAMセルは、メモリセル面積と性能の違いによって3種類ある。メモリセル面積は高密度版(HDタイプ)が0.09平方μm、低電圧版(LVタイプ)が0.108平方μm、高性能版(HPタイプ)が0.130平方μm。LVタイプのセルで380MbitのSRAMセルアレイを試作した。SRAMセルアレイの最大動作周波数は、電源電圧が0.8Vのときに3.4GHzに達する。

　なお発表の末尾では、量産を立ち上げる過程において時間経過とともにシリコンウェハの欠陥密度が変化する曲線(通常は時間経過とともに欠陥密度が減少する曲線)を披露した。32nm世代の量産立ち上げで欠陥密度が減少する曲線と、22nm世代の量産立ち上げで欠陥密度が減少する曲線は、ほぼ同じ傾向を示していた。

開発したTri-Gateトランジスタ(p型FET)の透過型電子顕微鏡観察像。左がゲート電極の断面。右はソース・ドレイン領域の断面。フィンの幅は8nm、高さは34nm。フィン加工のリソグラフィにはArF液浸露光と自己整合型ダブルパターニングを駆使した。このほか、第3世代の高誘電率膜/金属ゲート(HKMG)技術と第5世代の歪みシリコン技術を採用している

コンタクト・ゲート・ピッチとSRAMセル面積の微細化実績

Tri-Gateトランジスタの種類と主なパラメータ。パラメータは上から、ゲート絶縁膜厚(酸化膜換算)、ゲート長、オフ電流

　STMicroelectronicsらの共同研究グループが開発したのは、高性能ロジック向けのCMOSプラットフォームである。開発した28nm世代のFD-SOIプレーナ技術を、28nm世代のバルク・プレーナ技術の高性能版と位置付ける。

　開発したFD-SOI CMOSプラットフォームは、バルクCMOSに比べるとかなり高速だとする。リング発振器の動作周波数をバルクCMOSと比較すると、電源電圧が1.0Vのときに32%向上し、0.6Vのときに84%向上した。低電圧化するときにFD-SOIの効果が大きいことが分かる。

　試作したSRAMセルの面積は最小0.120平方μm(高密度版セル)。このセルを動かしたときの静的雑音余裕(SNM)は電源電圧が0.9Vのときに193mV、0.7Vのときに156mVである。SRAMセルアレイも試作している。0.152平方μmのセルで4MbitのSRAMセルアレイを、0.193平方μmのセルで1MbitのSRAMセルアレイを製造した。動作限界となる最小電源電圧を、バルクCMOSに比べて0.1V(100mV)ほど、下げられた。

FD-SOIトランジスタ(n型FET)断面の透過型電子顕微鏡観察像。ゲート長は24nmとかなり短い。シリコン層の厚さは7nmときわめて薄い	試作したリング発振器の性能比較。青線がバルクCMOS、赤線がFD-SOI CMOS
試作したSRAMセルアレイの走査型電子顕微鏡観察像	試作したSRAMセルの動作曲線(バタフライ曲線)

　フィンFET(Tri-Gateトランジスタ)技術、FD-SOI技術のいずれも、バルクプレーナ型トランジスタ技術に比べるとトランジスタの性能は原理的に向上する。問題は、製造コストの増大だ。IntelはTri-Gateトランジスタ技術のコスト増分を2%～3%で済むとし、FD-SOI技術のコスト増分は10%前後あるので採用しなかったと2011年5月の時点で説明している。ところがSTMicroelectronicsはVLSIシンポジウムの講演で、FD-SOI技術によるコストの増分は5%に満たないと主張した。バルクCMOSでFD-SOIと同じ性能を出そうとするとプロセスが複雑になり、製造コストが増大する。このため、FD-SOIによるコスト増は、それほど大きくはならない。

　いずれの主張も、誤りではない。しかし本質的な議論は学会の俎上にはない。最大の懸念は製造歩留りにあるからだ。その意味では、Intelが欠陥密度の減少ペース(すなわち歩留りの上昇ペース)が32nm世代と22nm世代で同じであることを示した意義は大きい。

　またSTMicroelectronicsは、28nm世代および20nm世代のFD-SOIチップの製造を一部、GLOBALFOUNDRIESに委託すると6月11日に発表した。外部企業への製造委託は、製造プロセスがある程度、成熟していることの傍証となる。

　明確になったのは、バルクプレーナ技術が限界に来たときに、フィンFET技術とFD-SOI技術はいずれも、量産に利用できる技術になった、あるいは、量産に利用できる技術になりつつある、ということだろう。半導体製造技術の高密度化と微細化は、限界突破の繰り返しでここまできた。また1つ、限界は先延ばしにされたことになる。