後藤弘茂のWeekly海外ニュース

Intelが22nmプロセスで3Dトランジスタ技術を採用



●3Dトランジスタでも先陣を切ったIntel

 Intelが22nmプロセス「P1270」に3Dトランジスタ技術「トライゲート(Tri-Gate)」を採用したことを発表した。従来のトランジスタは2Dの平面だったが、Intelの新プロセスでは3Dの立体構造となる。これはトランジスタの歴史が始まって以来の根本的な構造変革で、大きなステップだ。利点は、リーク電流の抑制、アクティブ電力の低減、トランジスタのスピードの向上、トランジスタの小型化など。

 もっとも、3Dトランジスタ技術はIntelだけが開発していたわけではない。それどころか、大手の半導体ベンダーはいずれもこの技術に注力しており、半導体カンファレンス「IEDM」では毎年のように各社の研究成果が発表されていた。

22nm 3Dトライゲートトランジスタの構造 実際の写真

 各社が血眼になって3Dトランジスタを開発しているのは、トランジスタ構造を抜本的に変革しなければならない“締め切り”が迫っているからだ。MPU向けプロセスノードでは、15〜11nmの世代には、3Dトランジスタなどの構造変革が必要になると言われている。すでに、複数のベンダーが15nm(ベンダーによって16または14nmと呼ぶ場合もある)プロセスから新構造を採用することを示唆している。そんな中で、今回のIntelの発表が行なわれた。

 Intelの発表の大きなポイントは3つ。(1)3Dトランジスタを量産プロセスに初めて導入した。(2)他のベンダーより1〜2世代速くトランジスタ構造の変革を行なった。(3)その結果、3Dトランジスタ化による利点を1世代早く享受できる。IntelはHigh-K/Metal-Gateの量産プロセスへの導入でも他社より1世代先行したが、今回も1〜2世代早く量産に持ってきた。新技術を量産技術へと転化する点でIntelが優れていることを示している。

 ただし、3Dトランジスタの効果を過大評価はできない。現在のところ3Dトランジスタを使っても、130nmプロセス以前のCMOSスケーリングのペースには戻すことができないからだ。カンフル剤にはなるものの、抜本的な改革となるかどうかは微妙なところだ。そして、1〜2世代で他のベンダーも追いつく可能性が高い。さらに、Intelには製造が難しい3Dトランジスタの先行者としてのリスクがある。例えば、歩留まりが思うように向上せず苦しむ可能性もあり、トレードオフとして見合うかどうか、まだわからない。

●トランジスタを立てる3Dトランジスタ

 現在のプレーナ(Planar)型トランジスタは、シリコンの表面に、ソースとドレインを作り、その間に載せたゲートに電圧をかけることで、ソース−ドレイン間のチャネルを制御している。トランジスタは、誕生から今まで平面型のままで、ひたすら小さくなって来た。今回のトライゲート3Dトランジスタでは、そのチャネルを立体に変える。

 3Dトランジスタは、そもそも日立が1989年12月にIEDMで発表した論文「A fully depleted lean-channel transistor (DELTA)-a novel vertical ultrathin SOI MOSFET」に端を発していると言われる。基本的な考え方は、電子の通り道であるチャネルを立体化することで、1方向ではなく2〜4方向からチャネルをゲートで囲ってしまう。こうした3D構造は、トランジスタとして理想に近いため、各社がトランジスタの将来型として研究を進めてきた。

 トランジスタとして望ましい3D構造化は、当初は、劇的にトランジスタを変えると期待された。冒頭で述べたような利点で、トランジスタの性能が飛躍的に向上し、その一方でリーク電流は極小まで抑えられ、結果として高速で超低消費電力のチップが可能になるとも言われた。CMOSスケーリング則は、130nmプロセス以前のペースに戻るとも期待された。

 しかし、現実はそこまで華々しくはない。3Dトランジスタ化により、かなりの性能向上とリーク/アクティブ電流の抑制は可能になるものの、以前期待されたほどではない。例えば、今回、Intelは22nmトライゲートでは、32nmプレーナと較べて、同じゲートディレイ時にトランジスタ当たりのアクティブ時の電力を50%以上低減できると発表している。3Dトランジスタ化によって、動作電圧を20%程度低減できるためだ。

プロセスルールの移行に伴う、リーク電流、スイッチング速度、動作電力の変化 32nmプレーナと22nmトライゲートのゲート遅延と動作電圧の比較

 また、オフステート時のリーク電流の低減は目覚ましい。そのため、しきい電圧を下げることが可能で、その結果、動作電圧を下げてアクティブ電力を低減することが可能となっている。

トライゲートはオフステート時のリーク電流が少ない 同じ電流ならしきい電圧を下げられる

●伝統的CMOSスケーリングが130nmで終焉

 ここだけを見ると劇的に電力を削減できるように見える。実際に、かなりの効果ではあるが、それでも、以前と比べると充分ではない。130nmまでのCMOSスケーリングでは、1ノード世代でトランジスタ当たりの電力は35%にまで減っていたからだ。22nmトライゲートが50%の低減とすると、かつてのペースに戻ったわけではないことになる。つまり、Pentium 4時代前半までの、CPUを複雑化しつつ動作周波数をガンガン上げる時代には戻ることができない。

 もう少し詳しく見ると、130nmまでは、1ノード世代毎にトランジスタのデバイスピッチは“0.7倍(70%)”かそれ以下に縮小。ゲート長も70%以下になり、動作電圧も70%に下がった。消費電力は、キャパシタンス×電圧の2乗×動作周波数に比例するため、キャパシタンスの70%と電圧の70%の低減おかげで、同周波数ならトランジスタ当たりの電力は35%にまで低減できた。周波数を140%に引き上げて、ちょうどトランジスタ当たりの電力が50%となり、チップ面積当たりの電力密度が前世代と同じになる計算だった。

ノード世代毎の具体的変化 MOSFETのスケーリング

 CPUの冷却を考える場合、最も重要な要素は電力密度で、これを上げないことが求められる。130nmまでは、CMOSスケーリングによって自動的に電力密度を一定に保つことができた。この“フリーランチ”を使って、CPUは1ノード世代毎に2倍のトランジスタを積み1.4倍の動作周波数を達成して進化してきた。

 しかし、130nmでこの70%スケーリングの時代は終わった。IBMはこれを「伝統的CMOSスケーリングの終焉」と表現した。リーク電流の急増を抑えるために、ゲート絶縁膜厚や駆動電圧の低減ができなくなったためだ。電圧は世代毎に数%しか下がらなくなってしまったため、何もしなければ電力密度が世代毎に急増してしまうようになった。

リーク電流の種類 伝統的CMOSスケーリングの終焉
スケーリング終焉の理由 スケーリングの変化

 だが、今回の22nmトライゲートでは、電圧は80%程度にまで低減し、キャパシタンスも縮小するので、トランジスタ当たりの電力は50%かそれ以下に下がる。32nmから22nmでトランジスタ密度が2倍になると、相殺されて電力密度が同じかそれ以下になる計算だ。90nmからこれまでの苦境から比較すれば、かなり改善されるが、それでも動作周波数を引き上げる余裕はないことになる。

 こうして見ると3Dトランジスタ化は、以前騒がれたほど劇的ではないことがわかる。とはいえ、現状ではノード世代毎に、さまざまな努力をして電力密度をなんとか世代毎に一定に保っている状態なので、それと較べると、かなり楽になることは確かだ。過度な期待はできないが、それなりの効果は見込めるだろう。

●ムーアの法則の維持のための70%づつのデバイスピッチの縮小

 トランジスタ構造の変革が必要であることは、半導体メーカーの間での共通認識となっている。そして、多くのメーカーが、15〜11nmプロセスの世代で、トランジスタ構造の変革が必要と考えている。それは、22〜20nmプロセスまではプレーナ型でも造ることができるが、それ以下になると難しくなるからだ。

 理由はいくつかあるが、根本的にはデバイスを小さくできないという限界があるという。半導体メーカーはロジックプロセスのデバイスピッチ(ゲートピッチ)を、ノード世代毎に約70%に縮小して来た。トランジスタの間隔が70%になると、チップ当たりのトランジスタ数は2倍になる。これが、現在は2年に1度のペースとなっている「ムーアの法則」だ。

2年ごとのスケーリングの変遷 SRAM密度もそれにあわせてスケーリングしてきた

 以前は、この70%ずつの縮小を続けることができると考えられていた。しかし、微細化が続いて、ゲート絶縁膜が原子数個分にまで小さくなった結果、さまざまなリーク電流が急増し始めた。例えば、ゲートに電圧をかけていない時も、ソースとドレインの間で電流が流れるサブスレッショルドリーク電流は、ゲートの長さが短くなると短チャネル効果で増大する。そのため、半導体メーカーは、ゲート長の低減率を下げている。

 下はITRSロードマップに見る、CPUなど高速ロジック向けのプロセスノードとゲート長の関係だ。2006年のロードマップではゲート長をノードの数字よりかなり小さく保っていた。しかし、現在のロードマップでは、ゲート長はノードよりも緩やかなペースでしか低減して行かない。性能は、その代わり歪みシリコンなどさまざまな技術の投入で引き上げている。

 しかし、どうにもならない部分がある。それは、デバイスのサイズだ。GLOBALFOUNDRIESは、2010年3月に行なわれた半導体カンファレンス「ISQED」での「Beyond 32nm Technology」と題したセッションで、その理由を詳しく説明している。それによると、トランジスタの間隔は70%へと低減して行くのに、ゲート長は70%に縮小しない。32nmノードではデバイスピッチは120〜130nmだが、22nmでは90〜100nmとなり、15nmでは60〜70nmになる。すると、15nm世代では、現在のプレーナ型トランジスタはほとんど収まらなくなってしまうという。もし15nmで納められたとしても、11nm(メーカーによって10nmと呼ぶ場合も)ではもっと難しい。

プロセスのロードマップ プロセスの微細化とトランジスタの縮小

●トランジスタ構造の変革の2つの選択肢
マルチゲートの種類

 この問題を解決する最も抜本的な手段は、トランジスタ構造の変革だという。つまり、デバイスを小さくするというムーアの法則の維持のために、トランジスタの構造を小さくできるように変革することが必要だと言われている。

 トランジスタの改革で、現在浮上している有力な選択肢は2つ。1つは3Dトランジスタ化で、一般にマルチゲート(MuGFET)と呼ばれる。この中には、Intelが採用したトライゲート以外に、左右の2面だけをゲートとして使うデュアルゲートまたはFinFETや4面をゲートとするGAA(ゲートオールアラウンド)などさまざまなタイプがある。さらに将来の実現が期待されているナノワイヤ型トランジスタも、大きく分類すると3Dトランジスタの一種となる。いずれにせよ、共通するのはチャネルを立体化することだ。

 もう1つの道はSOI(silicon-on-insulator)技術を発展させるものだ。今のAMD CPUなどが採用しているSOIは、チャネルを完全にシリコンから分離しない部分空乏型SOI(PDSOI)だ。部分空乏型SOIでは、サブスレッショルドリーク電流を抑えきれないという問題がある。それに対して、チャネルを完全に分離する完全空乏型SOI(FDSOI)では、オフステートリーク電流をかなり抑えられる。そのため、チャネルを短くできる。

部分空乏型SOI 完全空乏型SOI

各種プロセス技術の移行タイミング

 FDSOIを採用する場合も、長期的には3Dトランジスタに移行すると考えられている。しかし、FDSOIを中継ぎにすることで、製造がより難しい3Dトランジスタへの移行を遅らせることができる。もともと、3Dトランジスタが浮上して来た時は、ITRSのプレゼンテーションを見ても、22nm世代あたりで導入されるという予測例が示されていた。しかし、製造上の難しさが指摘されるとともに、時期が後退して下の図のように導入は15〜11nm世代になると見積もられるようになった。

 ところが、昨年冬のITRSのカンファレンスでは、マルチゲート(MuGFET)の導入時期が早まる可能性があると示された。今回のIntelの発表は、ロードマップ上で予測されていたわけだ。その一方で、FDSOIを導入した場合はマルチゲートトランジスタの導入は15nmより遅くなる可能性があると示されていた。FDSOIでウェハハコストは増大するが、3Dトランジスタ化のリスクは先延ばしにできるわけだ。

 こうした変革期にあるため、22nm以降は、プロセス技術が重要なポイントとなる。各メーカーが、どの技術を選択するかが、性能や電力、コストを大きく左右する。その意味では、22nmプロセスで他社よりも1〜2世代早く3Dトランジスタを採用したIntelは、大胆な賭けに出たことになる。