「IEDM 2010」の最終日である12月8日のセッションが完了した。最終日には、高性能プロセッサの基礎技術である次世代CMOSロジックと、大容量メモリの基礎技術である次世代NANDフラッシュメモリの開発成果が披露された。各講演の概要をご報告したい。

　台湾のTSMCは、設計ルールが22nm/20nmと微細な次世代CMOSロジックプロセスを開発し、その概要を発表した(C. C. Wuほか、講演番号27.1)。高性能プロセッサや高性能SoC(System on a Chip)などに向けたCMOSプロセスである。

　これまで高性能ロジック向けのCMOSプロセスでは、Intelが32nm世代のプロセスを開発し、2008年のIEDMでその概要を発表している。32nm世代の次の世代とされる22nm世代のCMOSプロセスが発表されるのは、これが初めてとなる。

CMOSロジック技術の開発における最近の成果

　TSMCが開発した22nm/20nm世代のCMOSプロセスは、MOSトランジスタにFin FET(フィンフェット)技術を導入したことが、Intelを始めとする既存の32nmプロセスと大きく違う。Fin FETは次世代のトランジスタ技術で、既存のMOSトランジスタ(プレーナ型トランジスタ)に比べると微細化に適しているとされる。

　Fin FETではチャネル領域が放熱フィン(fin)のように薄く垂直に立っており、そのフィンを登って降りるようにゲート電極を形成する。この構造だと、ゲート長を短くしても短チャンネル効果が起きない。またフィンの両側にゲート電極があるので駆動電流を高めやすい。ただし、Fin FETの技術的な完成度はまだ低く、実際に作成されたFin FETの性能は、プレーナ型トランジスタにまだ劣っている。

　MOSトランジスタの性能は、ゲート幅当たりの駆動電流で評価することが多い。駆動電流が高いほど、高性能なトランジスタとされる。TSMCの講演ではnチャンネルトランジスタの駆動電流が1,200μA/μm、pチャンネルトランジスタの駆動電流が1,100μA/μmとなっており、Fin FETとしては過去最高の駆動電流を達成している。ただし、Intelが32nmプロセスで実現したnチャンネル1,550μA/μm、pチャンネル1,310μA/μmを超えるには至っていない。

　TSMCは開発した22nm/20nmプロセスによってSRAMのセルアレイも試作した。セル面積は0.1平方μmと極めて小さい。セルアレイのパターンは非常にきれいで、微細加工の完成度は高い。電源電圧が0.45Vと低くてもSRAMセルは動作した。このときの静的雑音余裕(SNM)は90mVである。雑音余裕そのものはあまり大きくないが、SRAMセルをゆっくりと動かしたときの入出力曲線はきれいであり、良好なSRAMセルを作れていることが分かる。

Fin FETのフィン断面(左)とゲート断面(右)の透過型電子顕微鏡観察像	試作したSRAMセルをゆっくりと動かしたときの入出力曲線(バタフライ曲線)	試作したSRAMセルアレイの電子顕微鏡観察像

　韓国のHynix Semiconductor(以下はHynixと表記)は、3次元構造の次世代NANDフラッシュメモリ技術を開発し、その概要を発表した(S.-J. Whangほか、講演番号29.7)。

　NANDフラッシュメモリのメモリセルアレイは、シリコンウェハ表面に平面状にセルトランジスタ(セル選択素子兼記憶素子)をならべている。メモリセルアレイの密度を高めるには、製造技術の微細化によってセルトランジスタを小さくする。ただし、隣接するセル同士が干渉する、書き込み電圧が上昇するといった問題が微細化すればするほど大きくなるため、平面状にセルトランジスタをならべる構造には限界があるとされている。

　そこで、セルトランジスタをシリコンウェハ表面に対して垂直に、縦にならべることで密度を高めようというのが、3次元構造のNANDフラッシュメモリである。細長い柱状(ピラー状)のシリコンをウェハ表面に碁盤の目のように並べ、ピラーの側面を囲むようにゲート電極をならべる。シリコンの柱(シリコン・ピラー)はソース電極とドレイン電極になる。この構造だと、セルトランジスタを平面状に並べるよりも高い記憶容量を小さなチップ面積で得られることになる。

東芝が試作した、3次元構造のNANDフラッシュメモリの断面構造図

　3次元構造のNANDフラッシュメモリを最も積極的に開発してきたのは、東芝だろう。同社は2009年のVLSI Symposiumで、シリコン・ピラー当たりに16個のセルトランジスタを作り込んだ、32GbitのNANDフラッシュメモリ・チップを発表した。記憶方式は2bit/セル(MLC方式)なので、物理的には16Gbitのチップである。また韓国のSamsung Electronicsも、同じ2009年のVLSI Symposiumで3次元構造のNANDフラッシュメモリ技術を発表している。

　東芝とSamsungがそれぞれ開発した3次元構造のNANDフラッシュメモリは、既存のNANDフラッシュメモリと大きく違う点がもう1つあった。セルトランジスタが浮遊ゲート(フローティングゲート)型ではなく、電荷捕獲(チャージトラップ)型だったことだ。浮遊ゲート型のセルトランジスタは既存技術であり、製品化実績が非常に豊富な技術だが、3次元構造のセルアレイが作りづらかった。このため、酸化窒化膜(ONO膜)を利用した電荷捕獲型のセルトランジスタを使用していた。

　IEDM 2010で講演したHynixは、酸化窒化膜を利用した電荷捕獲型セルを3次元構造に応用すると、捕獲した電荷が時間経過とともに逃げてしまうと指摘した。そこで3次元構造に適した浮遊ゲート型セルを考案し、試作してみせた。

　考案したセルは、1個の浮遊ゲートに対し、2個の制御ゲートが隣接して囲む構造となっている。浮遊ゲートに電荷を注入する(書き込み動作の)ときは、隣接する2個の制御ゲートに高電圧を印加する。電荷を引き抜く(消去動作の)ときは、制御ゲートにマイナスの高電圧を加える。

　試作したセルで実験したところ、書き込み電圧15V(パルス幅0.1ms)、消去電圧マイナス13V(パルス幅1ms)で正常に動作した。また隣接セル間の干渉が少ないこと、電荷保持特性に優れていることなどを確認した。

　ただしセル面積としては、電荷捕獲型セルに比べると5割～6割程度、増加する。それでも3bit/セル技術(TLC方式)を導入すれば、シリコン・ピラー当たりに64個のセルを作り込むことで、1Tbitと膨大な記憶容量を実現できるとする。

3次元構造に向けて考案した浮遊ゲート(フローティングゲート)型セルの構造。1個の浮遊ゲートを、2個の制御ゲートが取り囲むように配置した	3次元NANDフラッシュメモリの構造の違い。左は電荷捕獲型のセル。赤い領域の窒化膜に電荷を捕獲するのだが、時間経過とともに電荷が移動してしまう。右は浮遊ゲート型のセル。赤い領域の浮遊ゲートに注入された電荷は、時間が経過しても逃げない	NANDセルアレイの等価回路(左)と、動作条件(右)。いずれも「FG2」セルを選択した場合

　IEDM 2010の現地レポートは今回が最後である。3本のレポートで講演を取り上げた企業は、Intel、Micron Technology、IBM、Grandis、Samsung Electronics、Hynix Semiconductor、TSMCで、米国企業と韓国企業、台湾企業だ。欧州企業と日本企業がない。もちろんIEDM 2010の膨大な講演者の中には、欧州企業も日本企業も存在する。ただ、現地レポートで日本企業を取り上げられなかったのは、いささか寂しい。特に今回は、東芝から目立った発表がなかったのが残念だった(質問者には東芝の技術者が目立っていたが)。2011年は現地レポートで取り上げるような成果が、東芝を含めた日本企業から続出することを期待したい。