開発したTri-Gateトランジスタ(p型FET)の透過型電子顕微鏡観察像。左がゲート電極の断面。右はソース・ドレイン領域の断面。フィンの幅は8nm、高さは34nm。フィン加工のリソグラフィにはArF液浸露光と自己整合型ダブルパターニングを駆使した。このほか、第3世代の高誘電率膜/金属ゲート(HKMG)技術と第5世代の歪みシリコン技術を採用している
