【写真02】お相手をしてくれたAl Yanes氏(左奥:Chairman and CEO, PCI-SIG)とRamin Neshati氏(Board of Directors and Treasurer of the PCI-SIG)。IntelではAjay Bhatt氏がPlatform Architectになったことで、Neshati氏がI/O ArchitectのDirectorとして指揮をしている

　PCI Special Interest Group(PCI-SIG)主催の「PCI-SIG Developers Conference 2010」が米国カリフォルニア州サンノゼのSanta Clara Conference Centerで開催された。今回の目玉はPCI Express Gen3(PCIe Gen3)であることは間違いない。すでにRevision 0.71がReleaseされ、今はRevision 0.9に向けての策定作業が進んでいる。ということで、まずはPress Conferenceなどの情報をまとめてお伝えしたい(写真02)。

　上でもちょっと出てきた謎のRevision 0.71については後述するとして、とりあえず現状はRevision 0.9に向けての作業が進行中である(写真03)。またPCIe 2.1やSR-IOV/MR-IOVはすでに仕様策定が終了しており、Early Adopterベンダーが製品化を行なっていたりする(このあたりは別記事で)。そのPCIeであるが、すでに何度かレポートした話ではあるが改めてまとめて置くと

・転送速度を5GT/s→8GT/sに変更
・エンコーディングを8b/10bから128b/130bに変更

というのが大きな違いで、これに伴いイコライザーが多少追加されている(この話も後述)(写真04)。

　ちなみに何で8GT/sなのか? (写真05)という話も繰り返しておけば、単純に考えれば5GT/secの次は10GT/secなのだが、これをやろうとすると消費電力が増え、またPHYの設計が難しくなるために転送速度を8GT/sに落とすことで、これを解決したという話だ。ただし、単純に転送速度を落とすとそのまま帯域が落ちてしまう。一応Gen3の目標はGen2の倍の帯域なので、これを実現するためにエンコーディングの方法を変更したという形だ。

　もともとGen1/2で使われる8b/10b Encodingは、8bit分のデータに2bit分の制御信号を加えて10bitで転送するという形になる。なので、実効転送速度はGen1の2.5GT/sの場合で250MB/sec/Lane、Gen2の5GT/sで500MB/sec/Laneとなる。一方Gen3は128bit分の信号に2bitの制御信号を加えて130bitで転送するという形になるので、オーバーヘッドは2÷130≒1.54%といったところである。実効転送速度もそういうわけで984.6MB/sec/Laneで、ほぼ1GB/sec/Laneに近い。厳密に言えば若干下回るが、ほぼGen2の倍の転送性能になると言っても問題ないだろう。

【写真03】PCIe Gen3の策定が予定より遅れており(最大の要因はRevision 0.71で、これにより2四半期ずれることになった)、このため新しい話はほとんどない	【写真04】Gen1はGen1/2との後方互換性を維持するのが必須となっているが、PHYのつくりが全く異なるので、現実問題としてはGen1/2互換PHYとGen3 PHYの両方を持ち、接続時のLink Trainingの際にどちらで接続するかを決める形になる	【写真05】もちろん8b/10b Encodingと比較した場合、128b/130b EncodingではLink Trainingに要する時間が長くなる事は容易に想像できるが、これは許容範囲とされたようだ

【写真06】Test Specificationが0.9→1.0まで半年置いているのは、この間に各社が自社で製造したチップや製品を持ち込んで自由にテストできる期間にあてられているからでもある。0.9はFYI、つまりFor Your own Interest(RFCではFor Your Informationの略とされているが、こちらではFor Your own Interestの方が実情に近いだろう)の開始とされており、ここで各社ともTest Specificationに対してのインプリメントを確認したり、実際にFirst Siliconを持ち込んで接続性テストなどを自由に行なうことができる。1.0はIL、つまりTest SpecificationがLockされる時期であり、これを過ぎるとSpecificationは固まるし、Testも有償になる(というか、PCI-SIG自身がCompliance Testを行なったりはしない)

　さて、問題のロードマップである(写真06)。もともと、Base Specificationに関しては、2009年のQ4にRevision 0.7がリリースされた。通常だとここから大きな変更がないままRevision 0.9に移行する筈なのだが、今回に関しては必ずしも順調ではなく、ここからいくつかのメンバー企業が実際にテストチップを製造した。このテストチップのデータを元に修正を行なったのがRevision 0.71ということになる。現在はこのRevision 0.71のレビューを行なっており、問題がなければ今年Q3中(おそらくは8月の終わり)にRevision 0.9がリリースされる。ここから2カ月の(Revision 0.9に対応した)IPのReviewを経て、今年末(か、遅くても2010年初頭)にはRevision 1.0がリリースされる見込みだ。

　このBase Specificationの遅れを、CEM(Card Electrical & Mechanical Specification)やTest Specificaitionもモロにかぶることになった。CEMについてはBase Specification 0.71をベースにしたCEM 0.7がリリースされており、おそらく今年9月か10月にCEM 0.9が、そして来年初頭に1.0がリリースされる見込みとされている。もっと遅くなるのはTest Specificationで、当初はBase Specification 0.7をベースに策定したものの、0.71のReleaseに伴いこれを修正した形で現在0.3がリリースされたばかりである。このあとCEM 0.9のタイミングにあわせてRevision 0.5が、CEM 1.0にあわせてRevision 0.7が出て、2011年Q1中にTest Specification 0.9がリリースされる。この0.9から1.0までの間は6カ月が当てられ、これを過ぎて初めてTest Specificationも1.0がReleaseされるという次第だ。

　製品動向としては、すでに多くのベンダー(写真07)がPCIe Gen3対応製品をリリースするとしており、実際お昼のショーケースでは、PLX(写真08、09)とSnowbush IP(写真10～12)がPHYのデモを行なっており、また測定器や設計/検証ツールも展示されていた。

【写真07】LeCroyは今回早速Revision 0.71に対応したProtocol Analyzerのデモを行なっていた	【写真08】こちらはPLXのデモ。2つのPHYをつなげて相互に通信を行なっていた。	【写真09】ボード中央には試作したPHYが。MAC層は左のFPGA上に実装され、PIPEで接続されているとか。
【写真10】PLDAは20inchのBackplaneのデモを行なった。奥にあるのがバックプレーンを模したボードで、配線を取り回すことで20inchを確保しているとか。	【写真11】中央にあるのが試作したPHY。プロセスはTSMCの40nm Gを使ったそうである。ちなみに現在はRevision 0.71+ECNの段階だが、すでに販売可能との事。	【写真12】20inchを経た後の信号。ちゃんとEyeが確保されていることが分かる。

【写真13】ちなみに日本での開催予定はなし。最近は日本企業があまり関心を示さなくなった、との事だった

　今後の予定としては、特にGen3では8GHzというスピードや128b/130b Encodingといった新しい要素が入っているため、Compliance WorkshopやSeminarを積極的に行なっていくとの事であった(写真13)。

　プレゼンテーションはこの程度の簡単なものだったが、以下質疑応答から少しトピックを拾ってゆく。

　まずRevision 0.7→0.71で何が変わったか(言い換えれば0.7で何が問題だったか)であるが、Neshati氏によれば「Calibration Problem」だったという。受信側のEye Windowが、実際のDTFの出力とSimulationで異なっていたのだとか。これはイコライザーのインプリメントに起因する問題ではないかとしており、このあたりを確定させるのに、より厳密な規定が必要になったとしている。またCalibration Channelでも変更が必要だったそうだ。

　またDC波形に関しても問題があり、具体的にはTS1/TS2(Link Trainingで利用する、校正用のデータパターン)で動きに問題があったという。このため、新しいTS1/TS2を定義したとのことだった。

　また、PCI Expressは、かつてGeneseoという名前でIntelから提案されたプロトコル拡張(関連記事)をPCI Express Specification 2.1として正式に取り込んだ(これは2009年3月の事)が、この中でプロトコル拡張はオプション扱いとなっている。またこれとは別にSR-IOV/MR-IOVというI/O仮想化も定義されているが、これもオプションである。これらに関しては、Gen3でも引き続きオプション扱いとなるとの事だった。

　またターゲットプロセスについて、Gen1は130nm/90nm、Gen2は90nm/65nmをターゲットとしており、Gen3では65/45nmとの事。これに関しては「メインとなるのは45nm/40nmプロセスで、65nmも可能だろうが、90nmは無理だ」(Yanes氏)「その質問を考える場合、製品のSweet Spotはどこか? という話となる。我々にとってTSMCはよいベンチマークであり、ここで量産する事が1つの基準となる。その観点で言えば、65nmまたは45nmとなる」(Neshati氏)との事。

　また8GHzの信号を既存の配線パターンに流せるか、という観点では「我々はあくまでSweetspotにフォーカスした形で規格を定めている。だからPCのマザーボードなら、FR-4で製造できることを前提にしている。もちろんこれはあくまで規格であって、実際のインプリメントは自由だ。もっと多層基盤を使ってもいいし、誘電率の高い材料を使ってもよい。それによって価格は跳ね上がるかもしれないが、それで構わないというならば、それは自由だ。ただ我々はPCIe Gen3で新たにSample ChannelとChannel Verification Toolを提供する。前者はPCIe Gen3のSpecificationに適合したChannelの設計例で、逆に後者は手持ちのDesignがPCIe Gen3のSpecificationに適合できるかを検証できる、Open Sourceベースのツールだ。エンジニアはこれを使って検証できる」(Neshati氏)との事だった。

　Gen3では、またDe-emphasisに関してちょっと拡張があることが分かった。Gen1の場合、De-emphasisは一定だが、Gen2では-6dBと-3.5dBの2種類を選べる(コネクタ経由の接続だと-6dB、オンボードで接続するなら-3.5dBなんて形でエンジニアが選択できる)のだが、これに関して「Gen3では複数のEmphasisレベルがあり、これを最初のLink Trainingの際に送信側と受信側がNegotiationしてDynamicに最適値に決定する」(Neshati氏)との事だ。

　またCablingに関しては、すでにGen3に向けての作業が始まっている、という話も出てきた。

　最後にこれの製品化の時期であるが、「個別のメーカーによって事情が変わるから一概には言えない」(Yanes氏)としつつ、多分最初の製品は2011年のQ1には出てくるだろうとしている。ただしここで言う製品とは、PCIe Gen3を統合したチップのレベルであって、これを搭載した最終製品(CPUとかマザーボード、グラフィックカードなどの意味)はQ3になるだろうとしている。というのは、PCI-SIGは6カ月のCompliance Testを実施した後に、そのCompliance Testの結果とともに、Certification Logoなどを策定、これをMember Companyに配布する形になるからだそうだ。もちろんこれまでも、たとえばIEEE 802.11nとかでもあったように、正式なSpecificationの策定とかLogoの策定前に製品が市場に流れることはあり得るだろう。ただ、今回に関してはそうした事はあまりなさそうな雰囲気が漂っている。

　ことPCマーケットに関して言えば、IntelのSandy BridgeとかAMDのLlanoがGen3に対応するか否か、というのが1つのポイントとなる。ただ今回の話を聞いている限り、仮にSandy BridgeとかLlanoがGen3対応のI/Fを持っていたとしても、それはRevision 0.71ではなくRevision 0.7相当であろうと考えられる。(Llanoはともかく)Sandy Bridgeはすでにシリコンは完成してPlatform Validationに入っている状態だから、逆算するとシリコンの製造に入ったのは2010年3月以前と思われる。この段階では、まだRevision 0.71が策定されていないから、Revision 0.7相当と考えるべきだろう。0.7の場合、おそらく0.71以降の製品と互換性を保つのは非常に難しいだろう。しかも0.7→0.71の変更はプロトコルもさることながら電気的特性に関係する部分もあるため、ファームウェアアップデートなどで対応するのも困難だろう。なので、仮にSandy Bridge(や、ほぼ同等の状況にあると思われる)LlanoがGen3相当のI/Fを搭載していたとしても、当初はそれは殺してGen2として製品をリリースするのではないか? というのが筆者の見解である。

　このあたりはノースブリッジの機能をCPUに盛り込んだので、後からそこだけ変更という訳にはいかない統合チップの弱みである。もちろんIntel/AMDともにまだディスクリートチップセットの製品ラインが残っており、もしマーケットからの要望が高ければ当初はこちらで(Revision 0.71もしくはRevision 0.9相当の)Gen3の対応を行ない、後追いで統合チップセットでの(Revision 1.0相当の)Gen3 サポートを行なうという形になると考えるほうが自然である。

　幸いなことに、PCIe Gen2とGen3では原則同じCEMになる見込みなので、たとえば当初はGen2のみに対応したSandy BridgeやLlanoをリリース、後からGen3対応製品をリリースという形にしてもマザーボード上は互換性があるはずである。そんなわけで、とりあえず2011年の、早くてもQ3(おなじみCOMPUTEXのあたり)までは対応製品がお目見えしない(プレビューの形では、例えば2011年のCeBITあたりにはGen3対応製品が大挙登場しても不思議ではない)だろうと想像される。

【写真14】今回はトラックが3つのみ。うちPCI-SIG Member Trackは1つだけになってしまった。まぁ現在はテーマがPCIe Gen3にほぼ絞られているから、これはこれでいいのかもしれないが

　まずはプレスカンファレンスの内容をお届けしたが、このあとAl Yanes氏へのインタビューと、テクニカルセッション(写真14)で分かった事のレポートをさらにお届けする予定だ。