会期：5月21日～22日(現地時間)

会場：米カリフォルニア州サンノゼ San Jose Convention Center

　前回のレポートから猛烈に時間が空いてしまったが、PCI-SIG DevConにおいてプレスセッションの後でAl Yanes氏(写真01)とRamin Neshati氏(写真02)にインタビューを行なったので、その内容をお届けする。

【写真01】PCI-SIG Chairman & PresidentのAl Yanes氏。ちなみに本業(?)の肩書きはSenior Tech Staff Member, Engeneering & Technology Services, IBM	【写真02】PCI-SIG Board of DirectorのRamin Neshati氏。Ramin氏はManager, I/O Standards and Enabling, DEG Architecure and Planning, Intelの肩書きを持つ。従来この職はAjay Bhatt氏が勤めていたが、Bhatt氏がIntel Fellowに昇格した事に伴い、Neshati氏がその後任を勤めることになったそうだ

●Geneseoについて

【大原(以下Q)】まず「Geneseo」から質問します。IntelはGeneseoと呼ばれるPCI ExpressベースのAccelerator I/Fを春のIDFで公開しました。この中でAjay (Bhatt氏:Intel Fellow)は「IntelとPCI-SIGは共同で、将来にむけての標準化の作業を行なっている」と述べました。またAjayは、今回のこのPresentation(写真03)と全く同じもの(写真04)をIDF北京で示しています。Ajayはこの写真04を、Geneseoにおける拡張部分として説明しましたが、まずこの領域における進捗を説明していただけますか。

【写真03】PCIe Architecture Evolution(IDF Spring)	【写真04】Architecture Elements of Extensions(IDF北京)

【Al Yanes氏(以下A)】Geneseoはご存知の通り、IntelとIBMが最初のアイデアを出しており、彼らはPCI-SIGと共同で開発を行なうことを予定している。が、ただここで混乱を導くような情報を出したくはないな。2週間前にポートランドで最初の会合を持ち、可能性に関しての議論を行なった。ただ、現時点では具体的な決定は何一つ行なわれていない。我々は引き続き、どんなオプションがあるかを探し、分析をしてゆき、そして提案のレビューを行なう。多くのメンバーからさまざまなアイデアがPCI-SIGに寄せられており、これらのレビューを行なっているところだ。現時点ではそういうわけで、何も決まっていない。

【Q】ではこのGeneseoのようなアクセラレータ拡張をPCI Expressに持ち込むというアイデアそのものをどう思いますか。

【A】そうしたアイデアは既にPCI ExpressのExtensionの中に含まれている。AtomicとかSynchronizationなどだ。勿論我々は、どんな提案も検討している。それは例えばAccelerator、Endpoint、Fiber Channel、Graphics Adapterなどに関するもので、こうした全てのオプションは何れもレイテンシと効率を重視しており、どれか特定のものに絞るつもりは無い。最初のアイデアはAcceleratorにフォーカスしているが、これに続きさまざまな異なるソリューションを提供してゆきたい。これが、我々がExtentionに盛り込む理由だ。

【Ramin Meshati氏(以下R)】Geneseoとして盛り込むテクノロジは、単にそれだけではなく、PCI Expressそのものに利用することもできる。(Geneseoでは)CPUとRoot Complexの融合ということになるが、これにより新しいトポロジーが利用できるようになる。今はCPUとRoot Complexが分離しているが、将来はこれが融合するかもしれない。そうなると、例えばGraphicsとかその他のEndpoint Deviceをこれに接続することも容易になるだろう。これは新しいプラットフォームが利用できることになる。こうした方向性は、レイテンシを削減することになり、これはどんなケースでも有用である。

【A】もしプロセッサがPCI ExpressをCPUコアに近いところに統合する能力を持ったら、それはPCI Expressにとって新しい可能性をもたらす事になる。この場合、我々は従来と異なった考え方をする必要があるだろう。もっと多くの機能を統合し、もっと巨大なダイとなり(笑)、全てが統合されることになる。

【Q】ちょっとソフトウェアの観点から見てみます。アプリケーションはOSが提供するAPIを呼び出し、OSはデバイスドライバを呼び出し、デバイスドライバはConfiguration Spaceをアクセスし、デバイスのメモリとかI/Oポートをアクセスする形になります。ところがGeneseoの場合、アプリケーションは直接デバイスを操作することになります。

【R】確かにこの図(写真03)で、アプリケーションはAPIからデバイスドライバ経由でアクセスしている。が、将来はこれらをパススルーする事も可能になる。なぜなら、デバイスドライバはレイテンシの大きな要因の1つだからだ。

【Q】言わんとするのは、Geneseoのみならず、ほとんどのI/Oアクセスがデバイスドライバをパススルーするということですか。

【R】「はい」(*1)

【Q】それは賢明なんでしょうか。昔は、つまりMS-DOSとか一部のRealTime OS上では、アプリケーションは直接ハードウェアをアクセスできました。確かにこれらは高速ですが、その一方でアプリケーション同士の競合とか、不正なアクセスによるトラブルなどがありました。OSはそうした問題を排除するためにAPIを提供し、デバイスドライバはこのAPIと共に働いていました。デバイスドライバを排除してアプリケーションから直接デバイスをアクセスするというのは、安全とは言えないのでは。

【R】これに関しては、OS側にSignatureを登録しておき、このSignatureを伴ったアクセスのみを許すといった機構が考えられる。勿論我々はセキュリティの観点をおざなりにしているわけではない。

【Q】なるほど。ところでGeneseoのロードマップでは2009年か2010年には製品が登場することになっていますが、その後でIntelはGeneseoがPCI-SIGの標準になることを予定しています。これについてどう思われますか。

【R】それについては私から説明したい。IntelはIBMと共同で作業を進めており、Geneseoのために、アーキテクチャを含むさまざまなProposalを行なっている。PCI-SIGはあくまでも標準化のための組織なのであって、従ってGeneseo Busが定まった後で、PCI-SIGに標準化の提案を行なうことになる。

【A】今のところPCI-SIGは公式にはGeneseoとは呼んでいない。PCI Express Extentionが正しい名称であり、GeneseoというのはIBMとIntelが呼んでいるコード名だ。

(*1) Ramin氏の得意とする日本語が「はい」である。実際インタビュー中は不必要に「はい」が連発された(笑)。

●PCI Express Gen3について

【Q】次の質問はGen3です。例えばRAMBUSに聞いたところ、Copper Wiringでの10GHzは難しいが実現可能だ、という答えが返ってきました。Intelは確か2001年か2002年、Pat Gelsingerの基調講演の中で、銅配線においては12GHzが上限だとしていました。ところが最近IntelはBackplaneで14GHz、Short Interconnectでは20GHz以上が可能だとしています。あなたとしては、どのあたりが銅配線での限界だと思われますか。

【A】Gen3世代に関して言えば、上限は10GHzになる。それを越えることは、実際にはないだろう。まだ実際の数字は定めていないが、5GHz～10GHzの間のどこかという形だ。

【Q】RAMBUSは10GHzが確実だといっていましたが、ただそれはアナログ高速伝送に関してさまざまな技術を持っているからで、しかもそれは特許によって保護されています。なので、これらはPCI-SIGの標準には向いていないようにおもいます。

【A】その名前を思い出させないでくれ(笑)

【Q】で、私の質問は、ではどんな技術がGen3に使われるか、ということです。EqualizerとかNoise Cancellerとか、アイデアは色々あると思いますが。

【A】さまざまな内容の見直しを行なっている。8bit/10bitエンコーディングやScrambling、Speed、オプションはたっぷりある。

【R】Gen3の話はこのスライド(写真05)になるが、例えば図1のような構成を考える。典型的なBackplaneだ。この構造でさまざまな信号が流れるわけだが、接合部(コネクタ部とか、Siliconと基板の接合部。図1中の赤丸部)における波形が非常に重要になってくる。これらの信号を整えるために、さまざまなテクニックが用いられる。ある種のテクニックは大変洗練されているが、インプリメントが難しい。それはダイサイズなどとのトレードオフになることもあるからだ。

【図1】

　消費電力のペナルティも無視できない。だれもがロー・パワーを望むからだ。これを無視すれば問題はずっと簡単になる。これを解決するため、我々はSilicon Side Equalizationの方向性を探っている。単なるLinear Equalizationだけでは解決できないし、Static Equalizationだけでなくダイナミックなものも考慮している。ダイナミックなものはPower Budgetに関係してくる。

　特に10GHzともなると、これはIHVにとって無視できない。例えばIBMはこうした高速信号に関して良いプロセス技術を持っているが、だれもがこれを使えるわけではない。ノイズ対策についてもこれは言える。これらを利用するためには、設計に関してもより洗練された手法を提供する必要がある。素材についても、より洗練させたものを利用する事が考えられる。これは既存のFR4と互換性を持っている。

【Q】それはまだ実験室レベルの話ですよね。

【R】勿論それはそうだ。昨年のIDF SanFrancicoで、我々は14GHzの伝送のデモを行なっている。ただ、CostやComplexityとのトレードオフになってくる。例えば配線中のVIAは非常に大きな問題である。Connectorもまた色々な問題を抱えている。加えて言えば、10GHzといっても、実際にはEncodingのために8GHz相当になる。だから、8GHzで別のEncodeというのも、別のオプションになりえる。99.7%のEfficiencyを持つEncodeと組み合わせれば、倍のスループットになるわけだ。また8GHzなり10GHzだけでなく、複数の5GHzレーンとか複数の2.5GHzレーンを組み合わせるというのも、一つの選択肢ではあるだろう。ただComplexityは増える事になる。結局のところ、全ての要素の間でのトレードオフになるわけだ。

【Q】この質問に関係しますが、Multi-Level Signalingを利用する可能性はありますか。

【A】いや、そうは思わない。

【Q】なぜかを伺ってもよいでしょうか。

【A】Electrical Teamと話をした限りでは、それをサポートするためのロジックが複雑になりすぎて、我々が許容できる範囲では無いと判断した。

【Q】例えば10GBASE-Tは16 LevelのSignalingを採用することで、信号の周波数そのものを低く抑えることに成功していますが。

【A】そうした提案はあったし、それを検討はしたが、結果として却下されている。

【Q】ではGen3は引き続きBinary Signalingになると考えてよいですね。

【A】その通り。Differentialの、従来と同様のものになると考えている。

●Multi-Root Virtualization(MRV)の実装

【Q】最後にMulti-Root Virtualization(MRV)について伺います。MRVの構成(写真05)でキーになるのはSwitchのAPIではないかと思います。こうした部分は既に多くのサーバーベンダー、HPとかIBMも勿論ですが、彼らが独自に提供してきたもので、当然それらの間に互換性が無いわけですが、このあたりをどうお考えでしょうか。

【写真05】MR-IOV Specifications Status	【写真06】Next Gen PHY

【A】こうしたSwitchにはMulti-Rootを理解できる能力が必要になる。実のところベンダーからどういうリクエストが来ているのかをコメントするのは非常に難しい。IDT、NextIO、PERICOM、PLXといったスイッチベンダーがどんな製品プランを持っているかについて我々は知らないので、コメントすることは出来ない。

【R】これらのベンダーのSwitchはいずれもDomain Based Architectureを取っている。こうしたDomain Based Architecureに対してのAPIというものは既に存在しており、MRVについてもこれに準じた形でのインプリメントになると思う。

【A】我々はあくまで仕様を記述するだけであって、これを現在スイッチベンダー、つまりIDT、NextIO、Pericom、PLXがチェックしている最中だ。

【Q】で、現状はいかがでしょう。

【A】(肩をすくめながら)I don't know.

【R】現在はDraft 0.7の状態だ。通常0.7であればかなり安定したスペックであると言える。もちろん最終的には出てこないと判らないが。

【A】これはリスクマネジメントの領域だ。勿論いくばくかのリスクはある。つまるところ、我々がどれだけのものを望むかにも関係してくる。

【Q】これに関係する話ですが、PCI Expressは当初、I/OデバイスのInterconnectとして成立しました。例えば図2のようなシチュエーションですが、最近はSystem Interconnectとしての性格が強まってきたように思います。例えば図3は先ほどIDTが"PCIe as a Multiprocessor System Interconnect"というセッションの中で実際に示していた構成例ですが、こうした使い方を見ると、MRVにおけるPCI ExpressというのはSystem Interconnectと言って良いかと思います。実際比率で比較すると、以前は100%がI/O Interconnectだったわけですが、今ではSystem Interconnectとしての比率が上がっていると思います。

【図2】	【図3】

【A】実際、上がりつつあると思う。どの位か、という点は明確ではないが。ちなみに、CPUにPCI Expressが入るだろうという噂を流す人は多いが、今のところ具体的にそうした製品の話はないと思う。

【R】その理由の1つは、(I/O Interconnectとしてのコンポーネントを)再利用できることだ。なぜかというのは、Costだ。例えばPCI ExpressのIP Coreを(I/O InterconnetのみならずSystem Interconnectとして)再利用できるからね。だから、これは理にかなっていると思う。

【Q】そこで質問です。図4は単純なFail Over Systemです。このケースで、例えばHost 1が故障したらHost 2が代替することになる。それはいいのですが、もっと低価格な図5のようなFail Over Systemは現在のPCI Expressでは許されていません。こうした構成は、例えば低価格のSAN(Storage Area Network)コントローラで強く求められている部分です。そして、ASI SIGはまさしくこうした図5の構成を狙ってASI(Advanced Switching Interconnect)の開発を行なっていました。ただご存知の通り、StarGenは開発を中止してしまいましたし、ASI SIG自体が解散してしまいました。

　そこでMRVに話が移るわけですが、実際図5の構成はMRVを使った図4の構成に非常に近いわけです。なので、将来的に図5のような構成を許す可能性があるのか、を改めてお聞きしたいのですが。

【図4】	【図5】

【R】すくなくともPCI-SIGでは無い。勿論Gen3の世代においては、その帯域と相まってこうした構成は有用であろうというのは判る。が、少なくとも今の時点ではその可能性はないと私は考えている。それは、IOVやGeneseoが終わった後のBig Projectになるだろう。

【Q】なるほど。ではあなたの個人的な感想として、図5の構成をどう思われますか。

【A】電気的には可能ではあるが、どうだろうね。

【R】うーん、将来的にはありえるかもね。

【Q】ただMRVの最初のターゲットはブレードサーバーになると思うのですが、ブレードサーバーは通常1枚～数十枚のブレードを任意に構成可能です。ただ普通最初は1枚からスタートする事になります。が、MRVを使うとこの制限に引っかかってしまうので、最低でも2枚のブレードから始めなければなりません。これは変な気がするのですが。

【R】その通りだ。今のところ、その制限が必須である。ただこのあたりを見直すのは次のリリース、つまりGen3とかGeneseoなどが一段落してからになるだろう。

【Q】それをGen2のOptionとして提供する可能性は。

【R】現実問題としてこれを実現するためには、もっと高いパフォーマンスが必要になる(ので、Gen2世代ではSuitableではない)だろう。

【A】逆にキミはどう思うかね。

【Q】IDFでPLXのブースに行くと、彼らは常にPCI Express Switchを使ったSANもどきを展示しています。で、毎回「で、冗長性は」と聞くと毎回「んー、いい質問だ。次回まで待て」といわれるんですが(笑)。

【Q】もう1つ。なぜASI-SIGは失敗したと思いますか。エンドユーザーのUsabilityという観点から見ると、ASI-SIGが実現しようとしていた事は非常に良いものだったと私は思うのですが。ただご存知の通り、彼らは挑戦し、失敗しました。

【A】それは大変に答えにくい質問だ。彼らにはマーケットからの過大なプレッシャーが掛かっていた。Networking、I/O、System Interconnect、全ての分野で競争相手が居り、そして最終的に彼らの席が無かったという事だろう。既にこの世界には多すぎる標準規格がある。そこで何故新たな1つを追加する必要があるのか、という事だ。

【Q】Whyに関しては、PCI Expressに欠けている機能を追加したいからだった、と思うのですが。

【A】でも既に十分な機能があるのだよ。既にマーケットがあり、多くの人がこれに携わっている。彼らにとって、現在のPCI Expressは十分な機能を提供できている。

【Q】最後になります。PCI Express Gen2のDie Impactをどう考えておられますか。Gen1とGen2ではスピードが倍になりますから、PHYは全く別物になりますし、上位層もやはり倍のスピードのトランザクション処理が必要になります。

【A】我々はこのためにさまざまなComplianceを実施してきた。Gen1では130nmと90nm、Gen2では90nmと65nmがターゲットだ。だからプロセスの微細化で、ダイサイズの増加を抑えられるというのが基本的な発想だ。

【Q】130nmについて言えば、製造も容易ですし、初期コストも低く抑えられます。が、90nmは相対的に高価ですし、65nmは猛烈に高価です。今のところ65nmを実現できてるのは、IBM、TSMCのLow Power、Intel、AMDのみと限られています。

【A】今すぐGen2が必要、というのであればそうだろうね。ただ実際にはほとんどのユーザーがまだGen1で足りているし、彼らがGen2に移行する頃には65nmが普通に使えるようになるだろう。

【Q】ではGen3世代はどうでしょう。45nmプロセスに関しては、日本のファウンダリとか、アメリカではLSI LogicやTIなどが開発を中止してしまいました。

【A】それに関しては、ベンダー間の協業が行なわれつつあるから、あまり心配はしていない。おそらくGen3でも(Gen1/Gen2と)同じ事が起きるだろう。非常に初期のユーザーにとっては高価であろうが、普及してゆけばもっと容易に扱えるようになるだろう。このあたりはメーカーがどちらを望むかにも関わってくる。巨大なダイでよければ65nmを使い、さもなくば45nmに移行するという事になるだろう。

●最後に

　このインタビュー記事を起こしている最中に、PCI-SIGはGen3が8GHz駆動になることを明らかにした( http://www.pcisig.com/news_room/08_08_07/ )。

　面白いのは8B/10Bエンコーディングを廃したことで、これにより実効転送速度ではGen3がGen2のきっちり倍になる(Gen2は5GT/s/laneだが、8B/10Bエンコーディングのために実効転送速度は4Gbit/s/lane/片方向であり、Gen3は8Gbit/s/lane/片方向となる)。Gen1/2との互換性を保つため、配線のトポロジーなどは一切変更しない方針だそうで、従ってEmbedded Clockの特徴も引き継がれる。ただし、Encode方法は新しいScrambling(具体的にどんな方法か、は明言されなかった)を採用するため、Gen3のPHYはGen1/2互換とGen3専用の2種類のPHYを搭載することになるそうだ。

　Gen3では他にもプロトコルの拡張を予定しているそうだが、詳細については現時点では公開できないとの事。またCEM(Card Mecalnical Electrical)に関しては、未だ作業中であり、Gen 1/2とどの程度の互換性を保てるのか今は公開できないという話であった。Q4にはDraft 0.3がリリースされる予定で、2009年中には仕様の公開を行なう見通しである。

□PCI-SIG Developers Conference 2007のホームページ(英文)
http://www.pcisig.com/events/devcon07/
□関連記事
【8月10日】PCI-SIG、PCIe 3.0のビットレートを8GT/secに決定
http://pc.watch.impress.co.jp/docs/2007/0810/pcisig.htm
【5月24日】PCI-SIG Developer's Conference 2007レポート
http://pc.watch.impress.co.jp/docs/2007/0524/pcisig.htm

(2007年8月10日)

[Reported by 大原雄介]