イベントレポート
PCIeの高速化と3D NANDの低速化による性能ギャップがSSDで顕在化
2019年8月22日 11:54
3D NANDフラッシュメモリ(3D NANDフラッシュ)の高密度化と大容量化がとまらない。その一方で、3D NANDフラッシュを内蔵するSSDでは、ある問題が無視できなくなりつつある。それは、高密度化した3D NANDフラッシュは、前の世代に比べるとアクセスの速度が低下するという問題である。
本来、NANDフラッシュを内蔵するSSDは、HDDよりもはるかに速いアクセスを特徴としていた。その特徴を活かすため、HDD互換のSASやSATAといったインターフェイスだけでなく、HDDよりも高速なインターフェイス「PCIe(PCI Express)」を採用するようになった。
しかしここにきて、3D NANDフラッシュを内蔵するSSDが最新のPCIeインターフェイスを実装すると、PCIeインターフェイスの性能よりもSSDの速度が低くなってしまうという問題が顕著になりつつある。このことを今年(2019年)8月のFMS(8月6日～8日、米国カリフォルニア州サンタクララコンベンションセンター)で、SSDコントローラの大手ベンダーであるSilicon Motionが指摘した。
3D NANDフラッシュを内蔵するSSDでは、複数の3D NANDフラッシュ(シリコンダイ)に対して並列にアクセスすることで、速度を稼いでいる。言い換えると、一定の速度を得るためには、ある程度の数のシリコンダイを必要とする。必要最低限のシリコンダイの枚数が、SSD製品の最低容量を決める、とも言える。
SSDが実装する入出力インターフェイスが高速化すると、必要とするシリコンダイの枚数が増加する。その一方で、3D NANDフラッシュが高密度化することで速度が低下しているので、必要となるシリコンダイの枚数がさらに増える。その結果、入出力インターフェイスの性能を満たすだけのシリコンダイを内蔵すると、SSDの最小容量が大きくなりすぎて、市場のニーズとは合わないものになってしまう。逆に市場のニーズに合わせた少なめの記憶容量だとシリコンダイの枚数が足りず、入出力インターフェイスよりもSSDのデータ転送速度が低い状態となる。
Silicon Motionは講演で、たとえばGen4×4レーン(最大性能8GB/s)のPCIeインターフェイスを実装し、96層の3D NANDフラッシュを内蔵したSSDを仮定すると、インターフェイスの性能を満たすためには27枚のシリコンダイが必要となり、SSDの最小容量が1.72TBになるという計算結果を示していた。最小容量が1.72TBという製品は、現在のSSD市場では記憶容量がやや大きすぎる。
この問題は、PCIeインターフェイスの高速化と3D NANDフラッシュの高密度化(低速化)が同時進行しつつある現在、時間の経過とともに悪化する。
次世代のPCIeインターフェイスであるGen5を4レーン実装する場合(最大性能16GB/s)についてもSilicon Motionは講演で予測していた。先ほどと同じ96層の3D NANDフラッシュを内蔵するSSDでは、54枚ものシリコンダイを必要とする。そして最小の記憶容量は3.45TBとなる。こうなるとSSD市場では明らかに大きすぎる記憶容量であることのほかに、54枚ものシリコンダイを実装するとNANDフラッシュのコストが許容できなくなるという懸念が生じる。
次世代不揮発性メモリや高速3D NANDなどに期待がかかる
そこで期待がかかるのが、次世代不揮発性メモリや高速化した3D NANDフラッシュなどの高速不揮発性メモリである。これらのメモリをPCIe SSDに応用した結果も、Silicon Motionは講演で示していた。
次世代不揮発性メモリの代表である3D XPointメモリを内蔵したSSDだと、Gen4×4レーン(最大性能8GB/s)のPCIeインターフェイスを実装したときに必要なシリコンダイの枚数は5枚と少ない。記憶容量の最小値はわずか80GBである。
高速化した3D NANDフラッシュ(低遅延SLCフラッシュ)を内蔵したSSDでも、Gen4×4レーンのPCIeインターフェイスを実装したときに必要なシリコンダイの枚数は10枚で済む。記憶容量の最小値は160GBなので、大きすぎるということはない。
これらの高速不揮発性メモリ(「パーシステントメモリ」とSilicon Motionは呼称)は、NANDフラッシュ搭載SSDの大容量キャッシュとして使うことを想定している。DRAMキャッシュに比べると大容量化が容易なことと、不揮発性メモリなので消費電力が下がることが期待できる。ただし、記憶容量当たりの価格はDRAMよりも低くしなければならない、という前提が付く。
パーシステントメモリのコントローラ設計そのものは、NANDフラッシュに比べると容易になるという。ウェアレベリングやガベージコレクション、リマッピングなどの回路が不要であるからだ。また誤り訂正(ECC)の強度は、NANDフラッシュよりもパーシステントメモリのほうが低くて済む。
問題は、パーシステントメモリの種類によって、コントローラの設計を変更しなければならないことだとSilicon Motionは指摘する。NANDフラッシュメモリのSSDとパーシステントメモリのキャッシュを組み合わせる場合、2通りの構成が考えられる。1つは、1個のSSDコントローラがNANDフラッシュメモリとパーシステントメモリの両方を制御する構成である。この構成だと、ホストのプラットフォームはそのまま利用できるものの、SSDはあらかじめ決められたメモリしか、内蔵できない。
もう1つは、NANDフラッシュのコントローラ(SSDコントローラ)とパーシステントメモリのコントローラ(PMコントローラ)をべつべつに内蔵し、ホストでキャッシュの制御を実行する構成である。この構成だと、ホストのプラットフォームによる対応が必要になる。その代わりに、コントローラとメモリの組み合わせを選択することで、内蔵するメモリを変更可能になる。
PCIeインターフェイスの帯域幅は今後、「3年で2倍」のペースで高速化していくと見込まれている(PCI-SIG、x16で256GB/sの高速転送を実現する「PCI Express 6.0」参照)。これに対して3D NANDフラッシュは、TLC技術からQLC技術への移行によってアクセス速度がさらに低下する(QLC技術を駆使する超大容量NANDフラッシュの性能向上技術)。両者の性能ギャップは今後、急速に拡大していく。
DRAMとNANDフラッシュSSDの性能ギャップを埋めるメモリ階層(パーシステントメモリ、あるいはストレージクラスメモリ)に対する需要は、急激に強まりつつある。現在のところ、その需要に応えられる大容量の高速不揮発性メモリは実質的には、3D XPointメモリ(厳密にはIntelのOptaneブランドによるメモリ応用品)しかない。新たな大容量高速不揮発性メモリの登場と、対応するコントローラの開発が強く望まれる。