Intel、高性能マルチダイチップ実現に向けた新パッケージ技術

Co-EMIB

　米Intelは9日(米国時間)、米サンフランシスコで開催された「SEMICON West」にて、パッケージング技術に関する3つの新技術を発表した。

　1つ目は「Co-EMIB」テクノロジーで、Intelのパッケージング技術である「EMIB(Embedded Multi-die Interconnect Bridge)」およびロジック同士を3次元積層する「Foveros」テクノロジーを組み合わせたものとなる。

　EMIBとFoverosは高密度の相互接続を利用して、低消費電力で高帯域幅のチップ間接続を実現する技術。Intelでは、I/Oの密度は競合他社のアプローチと同等またはそれ以上としている。

　今回発表されたCo-EMIBでは、より高いコンピューティング性能と機能を連携させることができるとしており、具体的には単一チップで2つ以上のFoverosスタックを複数実装し、相互に接続することが可能となる。またアナログやメモリ、そのほかの“タイル”を高帯域幅かつ超低電力で接続できる。

　2つ目の「Omni-Directional Interconnect(ODI)」は、パッケージ内のチップレット間の通信にさらなる柔軟性を提供するというもので、同技術によって、トップチップはEMIBと同様にほかのチップレットと水平方向の通信が可能で、さらにFoverosと同様にベースダイ内のシリコン貫通ビア(TSV)を介して垂直方向の通信も可能となる。

　ODIでは、従来のTSVよりも大きなTSVを利用することでパッケージ基板から直接トップダイに電力を供給でき、かつビアが大きいため抵抗が低く、より広い帯域幅とレイテンシを実現しつつ、堅牢な電力供給を提供できるという。またベースダイに必要なTSVの数を減らせるため、トランジスタの面積をさらに確保でき、ダイサイズを最適化できるとしている。

　3つ目の「MDIO」は、AIB(Advanced Interface Bus) PHYレベルの相互接続をもとにした新たなダイ間インターフェイス。チップレットのIPブロックのライブラリを使用して、モジュール方式のシステム設計アプローチを可能とする。これによってより優れた電力効率と、AIBの2倍以上のピン速度と帯域幅密度を提供できる。

　Intelでは、高度なパッケージング技術を開発することで、ダイの物理的大きさが制限される従来の単一ダイへの複数機能の統合と異なり、複数のプロセス技術を使ったマルチチップを統合できるようになるため、性能や消費電力、実装面積を改善しつつ、システムアーキテクチャの全面的な再考が可能になるとしている。