プレーナNANDフラッシュの限界に挑むSamsungの14nmチップ

　NANDフラッシュメモリの最大手ベンダーであるSamsung Electronicsは、14nmの極めて微細な半導体加工技術によってプレーナ型で記憶容量が128GbitのMLC(2bit/セル)タイプNANDフラッシュメモリを試作し、その技術概要を国際会議「ISSCC 2016」で発表した(講演番号7.5)。

　プレーナ型とは、2次元の平面状にメモリセルのアレイを高密度に敷き詰めた構造を指す。メモリセルを垂直に積み重ねた3D NAND技術が登場する以前は、NANDフラッシュメモリは基本的にはすべて、プレーナ型だった。そもそも「プレーナ」という名称自体、3D NANDと区別するために用いられるようになった呼称である。

　3D NAND技術の登場と製品化は、プレーナ型NANDフラッシュの微細化と高密度化の行き詰まりが促したものだ。データの読み書きを正常に実行するためのマージンが微細化と高密度化によって小さくなり、実用化が不可能な水準にまで低下したことで発生した。マージンの低下は、微細化と高密度化によってメモリセル間の信号干渉が大きくなることが主な理由である。微細化を少しずつ進めるに連れて、メモリセル間の信号干渉はじわじわとひどくなっていった。もちろん干渉を抑える対策が施されてきたのだが、干渉の増加を完全に抑えることはできない。いずれは限界に達すると見られていた。

プレーナ型NANDフラッシュメモリにおけるメモリセル間の信号干渉が発生する仕組み。隣接するメモリセルの間が静電容量で電気的に結合していることが、信号の干渉を起こす。ISSCC 2016でMicron TechnologyとIntelが発表した講演(講演番号7.7)から

　NANDフラッシュメモリの研究開発コミュニティでは、1Znmが概ね、プレーナ型の限界だとされている。言い換えると、10nm未満のプレーナ型にはたぶん将来がない、ということだ。限界が見えているプレーナ型から将来性のある3D NAND技術へとNANDフラッシュメモリ業界が大きく舵を切っているのは、当然のことだろう。3D NAND技術では、メモリセル間の電気的な干渉が大幅に減少するからだ。

　ただし、プレーナ型の微細化努力にはまだ、意味がある。膨大な実績のあるプレーナ型には、量産技術としての信頼感がある。まったく新しくて製造そのものが極めて難しくて未知の領域が残る3D NAND技術に、すべてを賭けるのはリスクが大きいと言える。

プレーナ型NANDの微細化ペースは20nm以下で鈍化

　SamsungはISSCC 2016の講演でまず、プレーナ型NANDフラッシュメモリ(試作レベル)における過去の微細化の推移を説明した。8年ほど前の2008年には、43nmの微細加工技術を採用していた。続く2009年には32nm、2010年には27nm、2011年には21nmと、非常に速いペースで微細化が進んだ。

　微細化のペースが急激に落ちるのは、20nm付近からだ。21nmの次世代はCMOSロジックだと16nm/14nmなのだが、NANDフラッシュでは19nmとなり、微細化が鈍化した。2012年の19nmを挟んで、2014年には16nmに達した。

Samsungにおけるプレーナ型NANDフラッシュメモリの微細化推移とセルトランジスタの断面観察写真。ISSCC 2016でSamsungが発表したスライドから

128Gbitチップに換算したシリコンダイの大きさ(模式図)と、微細加工技術の推移。ISSCC 2016でSamsungが発表したスライドから

　2014年のISSCC(ISSCC 2014)で発表されたプレーナ型NANDフラッシュメモリは、16nm技術とMLCタイプの多値セル技術による128Gbitのチップと、64Gbitのチップだった。いずれも発表者はSamsungではない。128GbitチップはMicron Technologyが、64GbitチップはSK Hynixが発表した。

16nm技術で試作した128Gbit MLC NANDフラッシュメモリ。シリコンダイ面積は173.3平方mm。ISSCC 2014でMicron Technologyが発表したもの

16nm技術で試作した64Gbit MLC NANDフラッシュメモリ。シリコンダイ面積は93.4平方mm。ISSCC 2014でSK Hynixが発表したもの

　Samsungのプレーナ型NANDフラッシュ技術は、2015年には14nmに達した。同じ2015年のISSCC(ISSCC 2015)では、15nm技術とMLC技術によるプレーナ型の64Gbit　NANDフラッシュメモリが発表された。これも発表者はSamsungではなかった。SanDiskと東芝の共同開発チップである。

15nm技術で試作した64Gbit MLC NANDフラッシュメモリ。シリコンダイ面積は75平方mm。ISSCC 2015でSanDiskと東芝が共同発表したもの

　一方、Samsungは2014年のISSCCと2015年のISSCCで、3D NAND技術の128Gbitフラッシュメモリを発表している。このような動きから業界の一部では、Samsungは3D NAND技術の開発に注力しており、プレーナ型の開発からは撤退しているのではないかとの観測があった。今回のISSCCにおけるプレーナ型の発表は、この観測とは違う動きになる。

150セルの長いストリングを採用してシリコン面積を削減

　Samsusngが14nm技術を駆使して試作した128GbitのNANDフラッシュメモリは、セルストリングを長く取ることでシリコン面積の増加を抑えている。従来品では128個のセルでストリングを構成していた。今回の試作チップでは、150個のセルでストリングを構成した。メモリセルアレイのブロック数が減ることと、センスアンプ回路の数が減ることと合わせてビット線方向の寸法を従来技術に比べて15%ほど、短くできた。

　シリコンダイの面積は130.1平方mmである。2014年のISSCC 2014でMicron Technologyが発表した16nm技術とMLC技術の128Gbit NANDフラッシュでは、シリコンダイ面積が173.3平方mmだったので、Samsungの試作チップはかなり小さくなっていることが分かる。

ストリング当たりのセル数の増加(左)と、チップ寸法の縮小(右)。ISSCC 2016でSamsungが発表したスライドから

プレーナ型の14nm技術を駆使してSamsungが試作した128GbitのNANDフラッシュメモリのシリコンダイ写真(左)と主な仕様(右、製品の仕様ではない)。ISSCC 2016でSamsungが発表したスライドから

1Znm世代ではTLCセルの大容量チップを製品化できない

　ISSCCにおけるプレーナ型NANDフラッシュの発表を2009年から2016年まで見ていくと、あることに気づく。20nm前後の世代まではTLC技術による大容量チップの発表がいくつもあったのに対し、1Ynm世代～1Znm世代とも呼ばれる15nm前後の世代では、TLC技術を採用した大容量チップの試作発表がない。1Znm世代ではセル間の干渉やばらつきなどによって、TLC技術の採用が困難になっていることを伺わせる。

2009年から2016年のISSCCで発表されたプレーナ型大容量NANDフラッシュメモリの一覧。ISSCCの論文集から筆者がまとめた。16nm世代から先はTLCチップの発表がない。MLCチップのみとなっている

　ただし、MLC技術でも微細化を進めれば、TLC技術よりも高い記憶密度を実現できる。プレーナ型のTLC技術による128GbitのNANDフラッシュでは、最も小さいチップのシリコン面積が146.5平方mm。これは2013年のISSCCでMicronが発表したチップで、設計ルールは20nmである。これに対して今回のISSCCでSamsungが発表した14nmルールとMLC技術による128Gbitチップの面積は130.1平方mmなので、同じ記憶容量でも記憶密度はより高く、シリコンダイはより小さくなっていることが分かる。

　それでは1Znm世代のTLCに相当するチップは何か。3D NAND技術によるTLCチップだろう。Samsungが2015年のISSCCで発表した3D NAND技術とTLC技術による128GbitのNANDフラッシュは、シリコンダイ面積が68.9平方mmしかない。同じ記憶容量で、14nmルールとMLC技術によるプレーナ型NANDフラッシュの半分近くにとどまっている。

3D NAND技術とTLC技術による128Gbit NANDフラッシュメモリのシリコンダイ写真。2015年のISSCCでSamsungが発表したもの

3D NAND技術とTLC技術による128Gbit NANDフラッシュメモリの主な仕様(製品の仕様ではない)。2015年のISSCCでSamsungが発表したもの

　14nm～10nmのプレーナ型NANDフラッシュメモリは、今でもNANDフラッシュ大手の開発ロードマップに残っているとみられる。全てが3D NANDになるわけではない。ただし、TLC技術のチップは今後、3D NANDの独擅場となる可能性が高い。MLC技術はプレーナ、TLC技術は3D NANDと、道筋が分かれていくように見える。