後藤弘茂のWeekly海外ニュース
iPhone心臓部AシリーズSoCの変遷から見る半導体の進化
2019年10月1日 06:00
AppleのiPhone 11系のSoC(System on a Chip)である「A13 Bionic」は、予想通り100平方mm以下のダイサイズだった。
半導体リサーチのTechinsightsがiPhone 11 Proのティアダウンを公開。そこで、ダイサイズが98.48平方mmであると明らかにした。100平方mm以下という相対的に小さなダイであることは、7nmプロセスのコストを考えると予想の範囲だ。
また、A13のプロセス技術が、TSMCの現行の液浸多重露光ArFエキシマレーザー光源プロセスの7nmの改良版である「N7P」であることも明らかにしている。これも、IPの互換性などを考えると納得ができる。
iPhone XのA12が83.3平方mmなので、1世代でのダイの増加は18%となる。トランジスタ数はA12が69億で、A13が85億とトランジスタ数は約23%増えた。トランジスタ密度は4%ほど増えたが、これはプロセス技術以外の改良の結果と思われる。
スマートフォン向けSoCのダイサイズは、特殊な例外を除けば、ここ2年ほど縮小傾向にある。10nm以降のプロセスの製造コストは高いため、SoCベンダーは100平方mm以下のダイサイズに抑えようとしている。
ダイサイズは100平方mm以下に抑えられている
16/14nmプロセスまでは、スマートフォン向け120平方mmクラスのダイは珍しくなかった。しかし、10nm以降は、戦略的に性能アドバンテージを狙う特殊なチップやハイエンドタブレット向け以外では100平方mm以下のダイとなっている。
もう少し詳しくダイの変遷を見ると、Apple Aシリーズのパターンがよくわかる。
AppleのAシリーズのプロセス移行のパターンは、新プロセスに移行すると、前世代よりダイサイズを小さくする。しかし、同じプロセスノード世代が2年続く場合は、プロセス技術だけではトランジスタ数をあまり増やすことができない。
そのため、同じプロセスノードで2年目のチップは、ダイサイズを大きくすることでトランジスタ数を増やして機能を増やす。
2年目のチップのダイサイズは、16nmのA10では125平方mm、45nmのA5では122平方mm。つまり、iPhone向けであっても、同じプロセスノードの2世代目のチップは、これまで120平方mmを越えるサイズだった。
しかし、A13は2年目のチップであるのに、ダイサイズは100平方mm以下と抑えられた。これは7nmプロセスの製造コストが高いため、ダイを大きくするとコスト的にスマートフォンの範囲に抑えるのが難しくなってしまうためと見られる。
実際、スマートフォンのなかでメインパーツであるSoCのコストは上昇傾向にある。半導体チップの製造コストは、20/16/14nmから上がり始め、10nm、そして7nmでは顕著な上昇となっている。この世代では、ダイの大型化は避けたいと考えるのは不思議ではない。
もっとも、ダイの増加率に関しては、ほぼフィーチャサイズが同じプロセスである20nm(A8)→TSMC 16nm/Samsung 14nm(A9)→TSMC 16nm 16FFC(A10)と続いた時も、A8からTSMC版A9で17%、TSMC版A9からA10で19.6%とそれほど大きくはなかった。
しかし、トランジスタ数で見ると、20nmのA8の20億から16nm A10の33億で65%アップとなっている。ダイサイズは41%アップなので、ダイの増加以上にトランジスタ数を増やしたことになる。
トランジスタ数の増加ペース
AppleのSoCのトランジスタ数の増加を比較したのが下の図だ。左下が28nmプロセスのApple A7で、右上が7nm第2世代のA13。下の緑のラインは、ムーアの法則の2年でトランジスタ数が2倍のラインだ。
一見すると、ムーアの法則に沿って順調にトランジスタ数が増えているように見えるが、ここにはトリックがある。
まず28nmプロセス世代では、ファウンダリはまだGPUなどの高性能チップが先端プロセスをドライブすると考えており、28nmでは高性能のIPを先行して、GPUなどの方が先に製造を開始している。
また、AppleはA7の前のA6では、Samsungの32nmプロセスを使っており、32nm→28nmとハーフノードの移行となっており、ズレが生じている。TSMCの場合は28nmプロセスは2012年から本格量産しており、AppleのSamsung 28nmプロセス版A7は、1年遅れての登場となった。
高性能チップからモバイルへと、半導体業界の注力分野が移行する過程だった。
20nm以降は、TSMCやSamsungなどのファウンダリはモバイルに注力、モバイル向けのIPを最初から充実させるようになった。そのため、Appleでも、28nmの翌年が20nmと速いペースで交替した。
結果として、ここでトランジスタ数的には大きなジャンプとなった。付け加えると、Appleは20nmプロセスでは、製造委託先をSamsungからTSMCに変更している。
こうした状況を加味して補正したのが下の図だ。ムーアの法則のラインをA8のところに合わせてある。
こうすると、A7がムーアの法則のラインを下回ることがわかる。20億のA8から2年後のA10は33億なので、ムーアの法則で予想される40億を下回っていることがわかる。その2年後のA12は69億で、A10に対しては2倍強となる。しかし、A8からの4倍の80億のペースは下回る。
そして、A13は85億なので、ムーアの法則での120億前後のラインからはかなり下になる。5nm製造が予想されるA14でムーアの法則のペースに戻るかというと、かなり難しそうだ。
A10からA12でジャンプしたトランジスタ密度
トランジスタ密度を考えると、話はまた違ってくる。A10は125平方mmと大きめのダイだが、A12は83平方mm、A13は98平方mm。1平方mmあたりのトランジスタ密度は、A10が2,640万なのに対してA12は8,290万と3.1倍になる。2年でトランジスタ密度は3倍になったことになる。
トランジスタ密度は、SRAMセルの比率やスタンダードセルのトラックハイトなどによって大きく異なるため、単純には比較できないが、これは劇的な密度向上だ。
トランジスタ密度では、じつは20nmのA8から16nmのA10までの3世代でそれほど変わらない。上のように、A7からジャンプして、A8からA10まで停滞して、再びA11、A12でジャンプするという不規則なチャートになっている。
AppleのAシリーズを見る限り、7nmプロセスの16nmに対するトランジスタ密度の向上は強烈だ。TSMCは7nmは16FF+に対してロジックのゲート密度が3.3倍、SRAMのサイズは0.37xと説明しているが、Apple Aを見る限り、そのとおりの密度になっている。
しかしTSMCのプロセス技術は、7nmプロセスがフィーチャサイズ的には16nmプロセスの63%シュリンク程度、面積では40%シュリンク程度。言い換えれば、プロセスのフィーチャサイズだけを比較するなら、ここまでのトランジスタ密度にはならない。
このあたりは、プロセス技術だけでなく、スタンダードセルなどの回路設計などを組み合わせることで密度を高める「Design-Technology Co-Optimization (DTCO)」の結果だと見られる。
DTCOは、実際にはA9の時から大きな威力を発揮している。TSMCの場合、20nmプロセスと次の16/14nmプロセスは、配線層はほぼ共通でトランジスタが変革されている。トランジスタが従来の平面構造のプレーナから、立体構造の3D型のFinFETとなり、リーク電流が抑制されて性能/電力が大幅に上がった。しかし、配線層は20nmプロセスと共通なので、そのままではチップに搭載できるトランジスタの密度が増えない。
AppleのA9では、製造はTMSCとSamsungの2ソースで行なわれた。FinFETプロセス移行のリスク分散のためだと推測される。
TSMCの16nmとSamsungの14nmでは、Samsungの方がピッチがタイトでトランジスタ密度が高くなる。TSMCの16nmは、そのまま設計すると20nm世代とほとんどトランジスタの密度が変わらなくなり、トランジスタ数を増やすとダイサイズが大きくなってしまう。実際、TSMC版のA9の方が、Samsung版のA9より8%ほど大きい。
Aシリーズの進化を加速するDTCO技術
しかし、本当はSamsungとTSMCのダイサイズの差はもっと大きくなっても不思議はなかった。
トランジスタの面積の指標となるのはフィーチャサイズ(ゲートピッチ×ミニマムメタルピッチ)だ。ゲートピッチ(Gate Pitch)はトランジスタのゲートの間隔で、CPP(Contacted Poly Pitch)とも呼ばれる。ミニマムメタルピッチ(Minimum Metal Pitch)はもっとも細い部分の配線の間隔で、インターコネクトピッチ(InterConnect Pitch)とも呼ばれる。
Samsungの14nmプロセスでは、ゲートピッチは78nm(84nmのオプションもある)で、ミニマムメタルピッチは64nm。それに対して、TSMCの16nmプロセスでは、ゲートピッチは90nmで、ミニマムメタルピッチは64nm。単純な面積比ではTSMCの方が15%大きくなる。
さらに、Samsungは、この世代でDTCO技術の1つ「Single Diffusion Break(SDB: シングルディフュージョンブレイク)」を採用した。隣り合うセルのトランジスタの間は、これまでダミーゲート2個分のスペースを空けなければならなかった。しかし、SDBを使うと、ダミーゲート1個分で済み、その分スタンダードセルサイズを小さくできる。
このように、Samsungの14nmの方がトランジスタ密度を高くしてダイサイズを抑えやすい。しかし、TSMCは、16nmのA9のダイサイズを104平方mmに抑えた。これは、チップを作るための回路ブロックであるスタンダードセルを小さくしたことで実現した。
下は半導体リサーチ会社のTechInsightsが、2017年12月の半導体学会「IEDM」で行なったショートコースセッション「Design-Technology Co-Optimization for Beyond 5nm Node」のスライドだ。通常、高性能のモバイルSoCでは、高密度な9Tセル(9トラックセル)、つまりミニマムメタル配線で9トラック分の長さのスタンダードセルが使われる。
しかし、TSMC版A9では、高性能が必要なプロセッサコア部分以外は、ウルトラハイデンシティ(超高密度)の7.5Tセル(7.5トラックセル)で設計されている。7.5Tのセルの方が、性能は落ちるが面積が小さくなる。
TSMCは、性能が要求されない部分に7.5Tを使うことで効果的に面積を抑えている。こうした設計上の工夫で、TSMC 16nmプロセス版のA9では、Samsungとの密度差を詰めてダイの肥大化を抑えている。
TSMCも現在はSDBなどのDTCOを導入しており、それがトランジスタ密度の向上の理由の1つとなっていると見られる。
ちなみに、TSMCの7nmには最初の量産7nmであるN7と、N7に一部EUVを導入した発展版のN7+、そしてN7の特性を高めた2年目の7nmであるN7P、さらにP6をより多くの層に導入した6nmという派生プロセスがある。
今回のA13は、N7と互換性を持つN7Pだと言われている。N7→N7P→N6が、互換性の高い移行パスとなる。N7Pは、6月の半導体学会VLSIでの説明では、同電力時に5%以上の速度向上があり、駆動電圧の低減による電力低減があると説明している。
