Architecture Dayに見た、Intelの底力と変貌【製造技術編】

Intelが推進する「6ピラー」(6つの柱)戦略(出典:Intel Architecture Day 2020、Intel)

　Intelは8月13日(現地時間)に、「Architecture Day 2020」と呼ばれる開発方針説明会を開催し、近く投入予定の製品や技術についてさまざまな発表を行なった。

　Intelにとっての主力製品の1つは、パソコン向けCPU。また、製造技術・設備も同社の持つ強みだ。しかし、ここ数年は、製品開発ペースが鈍化し、競合に後れを取っている面があるのも事実。

　今回のArchitecture Dayは、2018年に行なわれた同名のイベントに次ぐもので、長年同社の動向を取材してきた筆者としては、今回Intelがどのように巻き返しを図っていくのか、大きな興味を抱いていた。

　今回の発表内容の主立ったものは、

• 10nm SuperFinという製造技術
• Xe-HPGというゲーミング向けGPU
• Tiger Lake、Alder Lakeといったモバイル向けCPU

となる。

　もしかしたら、読者のなかには今回の発表をやや地味だと受け取った人もいるかもしれない。だが、筆者が感じたのは、Intelの底力と大きな変貌だ。

　すでに掲載したニュース記事では発表内容をまとめているが、本記事では、今回のArchitecture Dayでの発表の奥深くに垣間見えるIntelの狙いを解説していく。

製造技術/IAの2本足打法から6本足打法への転換

Architecture Dayで講演するIntel上席副社長兼Intelアーキテクチャ/グラフィックス/ソフトウェアチーフアーキテクト/事業部長のラジャ・コドゥリ氏

　これまでのIntelの開発方針は、製造技術と、IAという2つの強みを武器に他社をリードするというというものだった。同社の共同創始者で名誉会長のゴードン・ムーア博士が提唱した「ムーアの法則」は、「18～24カ月でトランジスタ数が倍になる」という、経済原則(そうしたことを実現するために投資することが合理的という予想)だが、そのムーアの法則に従って、他社に先駆けて先進の製造技術を開発し、性能で他社に差をつけた製品を投入するのが基本的なIntelの「勝ちパターン」だった。

製造プロセスルールの進化、22nm、14nmと来て、現在のIntelは10nm世代(出典:10 nm technology leadership、Kaizad Mistry,Intel)

　半導体ビジネスでの製造技術は、半導体ビジネスでの製造技術は、14nm、10nm、7nmなど、製造プロセスルールと呼ばれる、半導体の最⼩構成単位であるトランジスタのゲートの⻑さ(ゲート⻑)やトランジスタのメタルピッチなど、複数の基準を元に世代が定義されている。基本的に、この数字が小さくなればなるほど、半導体は性能が向上し、消費電力が削減されていく。

　このため、自社工場で製造を行なうIntelのような半導体メーカーや、他社からの受託製造を行なう半導体ファウンダリは、競って新しい製造プロセスルールを導入してきた。これまでIntelは、新製造プロセスルールの実装で、常に他社に先駆けてきた。

　ただし、さまざまな技術的な制約や困難さにより、新しいプロセスルールの導入に時間がかかるようになっている。

　たとえば、Intel最新の10nmプロセスルールは、本来であれば2017年～2018年頃には本格的に立ちあがっている計画だった。しかし、意欲的なFinFET(3D形状トランジスタ)を導入したことなどが理由になり、なかなか歩留まり(良品率)が予定のレベルにあがってこず、結果として予定よりも1年以上遅れて2019年の5月末に正式発表した第10世代Coreプロセッサ(開発コードネーム:Ice Lake)でようやく本格導入を果たした。

最初の10nmプロセスルールでは、同社第3世代の意欲的なFinFETを投入(出典:Intel Architecture Day 2020、Intel)

　Intelが足踏みをしている間に、受託製造を行なうファウンダリでは7nm世代など、新しいプロセスルールの導入を果たした。ただ、ここで注意が必要なのは、ゲート長だけで比較すれば一世代遅れているように見えるが、FinFETの最小メタルピッチという別の指標で比較すると、Intelの製造プロセスルールは、他社の1つ先の世代(-1世代)と同等だという事実だ。

　以下のスライドは、Intelが2017年に行なった「Technology and Manufacturing Day」というイベントで公開した資料だが、常に最小メタルピッチではIntelのプロセスルールは、他社の-1世代のプロセスルールと同等であることが示されている。Intelの22nm世代は他社の14nm世代と同等だし、Intelの14nm世代は他社の10nm世代と同等とされている。これは現在も続いており、Intelの10nmは他社の7nmと同等と言える。

最小メタルピッチで見るとIntelの14nmは他社の22nmに匹敵し、Intelの10nmは他社の14nmに匹敵する。このようにIntelの世代＝他社-1世代というのが業界の認識(出典:10 nm technology leadership、Kaizad Mistry,Intel)

　ただ、いくらIntelのプロセスルールの性能が、他社の-1世代と同等だと主張しても、それは他社を先行してるわけではない。

　そこで、Intelが2018年のArchitecture Dayで発表したのが、製造技術とIAという2本足打法から、同社が「6つの柱」と呼ぶ”6本足打法”への移行だ。その6つの柱とは

• 製造技術(プロセスルールとパッケージング)
• XPUアーキテクチャ(CPU、GPU、NPU、FPGAなど複数のプロセッサをヘテロジニアスに利用)
• メモリ(メモリや3D NANDの中間にOptaneなどのSCM＝Storage Class Memoryを含めてメモリ階層を改良)
• インターコネクト(CPUと他のプロセッサを接続するインターコネクトを改良)
• セキュリティ(メモリの暗号化などセキュリティを強化する取り組み)
• ソフトウェア(oneAPIなどの新しい開発ツール、APIの提供)

であり、それらを総合的に活用して競争に打ち勝っていく、それが新しい戦略になる。これも穿った見方をすれば、2本足打法では太刀打ちできないので、苦し紛れに新しい戦略を打ち出したと捉えられるかもしれない。しかし、メモリ技術やインターコネクト技術などは、一朝一夕で実現できるものではなく、これまでさまざまな基礎技術を開発してきたからこそなし得るのだ。

より高性能な新10nmプロセスルールの投入と柔軟な製造体制への移行

Intelは、プロセスルールとパッケージ技術を組み合わせて高性能なCPUやGPUを提供していく(出典:Intel Architecture Day 2020、Intel)

　今回のArchitecture DayでIntelは、おもに製造技術とXPUアーキテクチャに関する発表を行なった。XPUに関しては次回以降の記事で解説するとして、本記事では製造技術に関しての解説を行なっていきたい。

　発表内容に関しては別記事(Intel、10nmの改良版プロセスルールとなる10nm SuperFinをTiger Lake製造で導入)を参照いただくとして、概要は以下のようになる。

• 既に製造開始している次世代CPU「Tiger Lake」の製造には、より進化した10nmとなる10nm SuperFinを利用
• 10nm SuperFinは、Ice Lakeの製造に利用されている最初の10nmに比較して約18%の性能向上
• 2021年には10nm SuperFinをさらに進化させた10nm Enhanced SuperFinを投入
• Foveros(3Dパッケージング)やEMIB(2.5Dパッケージング)など、発表済みの新しいパッケージング技術に加えて、ダイ・オン・ウェハ(ウェハの段階でダイとダイを結合される)を実現するHybrid bondingを導入

　Intelが今回の発表で強調していたのは、進化した3D形状のトランジスタとなるFinFETの改良版と「SuperFin」の採用で、Ice Lakeの製造に利用されている同社最初の10nm(実際にはわずかながら出荷されたCannon Lakeに利用された10nmを数に入れると2番目)に比較して約18%もの性能向上を実現しており、これはIntelの同じ製造プロセスルール世代の中での改良としては歴代最大の性能向上だという点。

　Intelは、近年同じプロセスルール世代の中での改良に力を入れている。14nmでは4つの改良版を投入している。その最新版となる14nm++++は、最初の14nmと比較すると20%の性能向上を実現している。各世代間の向上幅はさほど大きくない。それに対して、今回発表されたSuperFinは、1世代で約18%の向上が実現されている。10nmという数値だけを見るとインパクトは小さいが、今回の新プロセスルールにもIntelの底力という言うべき新しい飛躍がもたらされているのだ。

従来の14nm+や14nm++など14nm世代の中での改良版では1つの改良版につき約5％の性能向上(出典:Intel Architecture Day 2020、Intel)

それに対して今回の10nm SuperFinでは約18%の性能向上(出典:Intel Architecture Day 2020、Intel)

　そして、もう1つ重要なのが、今回IntelがXeベースのGPUの製造には、自社工場だけでなく、外部の工場へ委託して製造を行なっていくとしたことだ。

　この方針は既に前回のArchitecture Dayで明らかにされていた(Intelが新CPUを製品コードネームではなくマイクロアーキテクチャ名で説明したその背景参照)もので、今後Intelは製造プロセスルールとCPU/GPUの設計を切り離して設計を行なう。

　従来のIntel CPUは、自社プロセスルールで製造することを前提に最適化が行なわれていた。しかし、10nmの立ち上げに時間がかかってしまったことからもわかるように、今後製造技術の進化具合によっては、Intelの製造プロセスルールが遅れをとることもじゅうぶんあり得るというのが今の状況だ。

　そこで、CPUの設計をそこから切り離すことで、柔軟に他社の工場でも製造できるようにする方針に転換している。今回のGPUを外部委託工場で生産するという発表はその第一歩になる。

　Intelほどの大手となるとプライドが邪魔して、自社製造にこだわり過ぎ、それがきっかけとなって没落していくということもあり得る。プライドを捨ててでも実を取りに行くという変貌からは、Intelの柔軟性も伺える。

製造技術＋パッケージング技術の組み合わせでより高性能化

　今回の発表でもう1つ注目したいのは、パッケージング技術の進化だ。Intelは2018年のArchitecture Dayで3Dダイスタッキング技術である「Foveros」(Intel、CPUやGPUを3次元積層する業界初の3Dパッケージング技術「Foveros」を発表、デモ参照)を発表し、今年（2020年)に入ってその技術を使った開発コードネームLakefieldこと「第10世代Coreプロセッサー with Hybrid Technology」(CoreとAtomを両搭載するIntelの新CPU「Lakefield」正式発表参照)を出荷開始しており、すでにSamsungなどが搭載製品を出荷開始している。

Intelのパッケージ技術のロードマップ。1つの技術だけでなく、2.5D、3Dそしてそれらの組み合わせなど複数の技術を投入していくことで、1パッケージで高性能なプロセッサを提供可能にしていく(出典:Intel Architecture Day 2020、Intel)

Lakefieldに採用されているFoveros(出典:Intel Architecture Day 2020、Intel)

Kaby Lake-Gに使われたEMIB(出典:Intel Architecture Day 2020、Intel)

　Lakefieldの詳細に関しては関連記事を参照いただくとして、Foverosを採用したことでLakefieldはスタンバイ時の待機電力を大幅に削減しており、スマートフォンなどに利用されているSoCなどに匹敵するような低消費電力を実現している。Foverosにせよ、EMIBと呼ばれる2.5Dのダイスタッキング技術にせよ、これら新しいパッケージング技術は、低消費電力を実現するだけでなく、高性能化にも寄与する。

　今回のArchitecture Dayで、IntelはHPCからモバイルデバイスまでカバーできる新しいGPUのアーキテクチャであるXeにおいて、EMIBとFoverosを組み合わせた技術であるCo-EMIBを使用する計画であることを明らかにした。2.5DのEMIBも利用する計画で、複数のGPUダイを1つのパッケージに封入していくことで、1つの大きなダイでは実現できなかったような高性能を実現できる。

FoverosとEMIBを組み合わせたCo-EMIB(出典:Intel Architecture Day 2020、Intel)

Xe-HPではEMIBを利用して1つのパッケージに最大4タイル(4ダイ)を搭載する製品を用意する(出典:Intel Architecture Day 2020、Intel)

　今後、そうした新しいパッケージング技術はCPUにも適用される可能性が高い。こうしたさまざまな製造技術をプロセスルールと組み合わせることでより強力な製品を提供していく、これがいまのIntelの狙いであり、底力だと言える。