ソニー、4K動画の8倍速スーパースローに対応したイメージセンサーを発表

高精細4Kビデオの8倍速撮影に対応したCMOSイメージセンサーの発表概要。出典：VLSI回路シンポジウム委員会

　ソニーとソニーセミコンダクタマニュファクチャリングは、高精細4Kビデオを8倍速のスーパースローで撮影できるCMOSイメージセンサーを開発し、その技術概要を国際学会「VLSI回路シンポジウム」で6月17日に発表した(講演番号21.1)。

　サッカーや野球、テニス、ゴルフなどの試合をTVで中継放送するカメラにこのイメージセンサーを搭載すると、試合中の重要なシーンをその場で高精細4K画質のまま、スーパースロー再生できるようになる。

　開発したCMOSイメージセンサーの有効画素数は3,840×2,160画素、実画素数は4,624×2,296画素、画素寸法は5.86μm角、撮影速度は480fps(8倍速)、光学フォーマットはSuper 35mm、シャッターはグローバルシャッター方式、画素出力は14bitのデジタル出力(アナログデジタル変換(ADC)回路を内蔵)、電源電圧は3.3/3/1.25/1.2Vである。試作したセンサーの消費電力は5.23W、ダイナミックレンジは76.3dB、寄生受光感度(PLS: Parasitic Light Sensitivity)はマイナス99.6dB。

　開発したCMOSイメージセンサーは、ソニーが4月に発表した業務用デジタルビデオカメラ「HDC-4800」(AV Watchの関連記事)に搭載されると見られる。「HDC-4800」は、2016年秋に発売される予定だ。

開発したCMOSイメージセンサーの主な仕様(製品仕様ではない)

業務用デジタルビデオカメラ「HDC-4800」の外観。ベースバンド・ユニット(画像処理、映像記録、映像出力を担うユニット)の「BPU-4800」と組み合わせて使う

利得の最適な切り換えとシリコンダイ積層で高性能を実現

　新開発の要素技術にはまず、各画素の信号量に応じて利得を最適化するADC回路がある。撮影対象が暗い(画素の信号量が少ない)時は高い利得の回路を、撮影対象が明るい(画素の信号量が多い)時は低い利得の回路を選択する。この手法によって14bitと高い分解能のADC回路で良好な線形性を得ることができた。480fpsで撮影した時の非線形性は0.18%にとどまる。

非線形性の測定結果。左の縦軸はデジタル出力値、右の縦軸は非線形性である。非線形性は最大で0.18%と低い値にとどまった

　利得を最適化するADC回路は、デジタルロジック回路部とアナログ回路部で構成される。またイメージセンサーの回路はアナログ回路である。デジタルロジック部は1チャネル当たり4.752Gbpsの16チャネルデジタル出力を備えており、極めて高速に動く。

　アナログ回路部とデジタルロジック回路部をそれぞれ最適化するため、ADC回路のアナログ回路部はセンサー回路と同じシリコンダイに、デジタルロジック回路部は別のシリコンダイに作りこんだ。センサー回路のシリコンダイは、両端部にADCのアナログ回路をレイアウトした。ADCのアナログ回路の上に、ADCのデジタルロジック回路シリコンダイを載せ、微小なバンプ(マイクロバンプ)を介して接続する。マイクロバンプの数は約38,000である。

　シリコンダイの製造技術は、イメージセンサーのシリコンダイが90nmの1層多結晶シリコン、5層金属配線(最上層はマイクロバンプ用)である。ADCのロジック回路シリコンダイは65nmの1層多結晶シリコン、9層金属配線で製造した。ロジック回路には高性能なプロセスが採用されていることが分かる。

左は 開発したCMOSイメージセンサーのシリコンダイ写真。(a)はイメージセンサー回路とADC回路のアナログ部を搭載したシリコンダイ、(b)と(c)はADC回路のロジック部を搭載したシリコンダイ。右上は2枚のシリコンダイを1枚のシリコンダイに載せてマイクロバンプによって接続する構造のイメージ。右下(d)は、試作したイメージセンサーで撮像した画像の例

　発表講演では実際に撮影した映像を再生し、途中でスーパースロー再生を実演してみせていた。非常に美しい映像であり、商用化を大いに期待させるものだった。