笠原一輝のユビキタス情報局
Radeon RX 7000の鍵となる「チップレット」、半導体業界の川上から川下までその開発に注力へ
2022年11月7日 08:49
AMDは11月3日(現地時間、日本時間11月4日未明)に米国ネバダ州ラスベガス市内のホテルで記者会見を開催し、同社がNavi 3xの開発コードネームで開発してきたRDNA 3アーキテクチャを採用した新GPU「Radeon RX 7000シリーズ」を発表し、12月13日にRadeon RX 7900 XTX、Radeon RX 7900 XTの2製品をそれぞれ999ドル(税別市場想定価格、日本円で約15万円)、899ドル(同、約13万5,000円)で販売開始することを明らかにした。
その中でAMDは、Radeon RX 7900 XTXとRadeon RX 7900 XTには同社が「チップレット」と呼んでいる、パッケージレベルで複数のダイを異種混合搭載する技術を利用していることを明らかにした。こうしたチップレット技術は、今や前工程と呼ばれる、半導体ダイの製造技術の微細化と同じぐらい注目を集めており、いわゆる「ムーアの法則」と呼ばれる微細化の速度がスローダウンする中で性能を向上させる「鍵」として半導体産業全体が総力を挙げて取り組み始めている。
新しいRDNA 3が優れたアーキテクチャである鍵は「チップレット」にある
AMDが発表したRadeon RX 7000シリーズの概要に関しては、以下の発表記事に詳しいが、簡単にまとめると、同社がRDNA 3と呼んでいる新しいGPUアーキテクチャを採用した新GPUで、上位モデルのRadeon RX 7900 XTXとRadeon RX 7900 XTの2製品が用意されており、従来のRDNA 2ベースの最上位製品となるRadeon RX 6950 XTと比較して約2.7倍の処理能力となる61TFLOPS(単精度時)の性能を実現している。
今回AMDがリサ・スー 会長 兼 CEOおよび製品担当者が明らかにしたRDNA 3の強化ポイントの中で最も目を引くのが、GPUとして初めてチップレットの技術を採用しているというポイントだ。チップレットとは簡単に言ってしまえば、パッケージ(チップを搭載する基板などのこと)上に複数のダイを混載して搭載して、1つ1つのダイのサイズを小さくすることで歩留まりを向上させ、製造コストを抑えながらプロセッサのコアなどを増やすことで性能を引き上げるという技術になる。
ただし、AMDがチップレット技術を採用した製品は、今回のRadeon RX 7000シリーズが最初の製品ではない。既にデスクトップPC向けのRyzen、データセンター向けのEPYCでチップレットの技術は採用しており、それがAMDのアドバンテージになって、競合のIntelに対する差をつける結果になっているということは以前の記事でも触れている通りだ。
AMDはチップレットをCPUでは、CPUコアのコア数を増やす方向に使っている。例えば、第3世代EPYCでは8コアのCPUダイ8個を一つのパッケージに混載することで、1パッケージで64コアというCPUコア数を実現している。Intelの第3世代Xeon Scalable Processorでは、モノリシック・ダイ(1つの巨大なダイですべての設計を実現すること)になっており、それで1ダイ/1パッケージで40コアを実現しているが、AMDの第3世代EPYCの64コアには及ばない状況だ。
Radeon RX 7900 XTXがGeForce RTX 4080 16GBより安価な理由がチップレット
今回のRadeon RX 7000シリーズでは、チップレット技術はコア、GPU的な言い方をすればCu(Compute Unit)を増やすという方向には使われず、従来はGPUダイに実装されていたL3キャッシュ(AMDはInfinity Cacheと呼んでいる)と64bit GDDR6メモリコントローラをMCD(Memory Cache Die)として別チップに分離して追い出すという形になっている。
GPU本体(GCD=Graphics Chip Dieと呼ばれる)は最先端のプロセスノードである5nmで製造し、MCDは1世代前(7nm)の改良版となる6nmで製造することで、巨大なダイサイズのチップを比較的低コストで製造することを可能にしている。
具体的に言えば、GCDのダイサイズは300平方mm、MCD 1つあたりは37平方mmだから、37平方mm×6=222平方mmとなるので、合計で522平方mmのダイサイズとなるが、それぞれを別々に生産することで歩留まり(製造したチップのうち良品として使える率のこと)は大きく向上することになる。歩留まりが向上する=低コストでの製造を意味することになるので、チップレットのパッケージ分の追加コストを考えても500平方mm級のチップを製造するよりも圧倒的に低コストで製造することが可能になる。
競合となるNVIDIAのGeForce RTX 40シリーズは、モノリシックな構造でGeForce RTX 4090(AD102)が608平方mm、GeForce RTX 4080 16GB(AD103)が378.6平方mmというダイサイズであるのに比べると、より低コストで製造することができていると考えられる。
今回AMDはRadeon RX 7900 XTXの市場想定価格を999ドルと、直接の競合となるGeForce RTX 4080 16GBの1,199ドルよりも安価に設定してきた。その背景にはこのチップレットを採用しているという理由があると考えることが可能だろう。
CPUでAMDに競合しているIntelも、次世代製品でいずれもチップレットを採用
AMDはこのチップレット技術をいち早く投入することで、CPU市場で競合しているIntelに対して、そして今回はGPU市場でNVIDIAに先駆けて投入することで優位に立とうとしている。GPUに関しては、NVIDIAのトップSKUとなるGeForce RTX 4090(82.6TFLOPS)には及ばない61TFLOPSであるので、性能では追い付いていないように見えるかもしれないが、ボード全体の消費電力の違い(GeForce RTX 4090が450W、Radeon RX 7900 XTXが355W)から、電力効率の点ではRadeon RX 7900 XTXが上回っている可能性は高いと言える(実際、今回AMDは盛んに電力効率の優秀さをアピールしている)。
AMDはこのチップレットを他社に先駆けて導入したことで先行者利益を得ているのは明らかだが、AMDのその成功を見て、AMDの競合や、ファブレスの半導体メーカーの受託製造を行なうファウンドリ各社、そしてそうしたファウンドリなどに製造装置や素材を提供する素材メーカーなどもチップレットの開発を急いでいる。
AMDの競合となるIntelは、いずれも次世代製品でチップレット技術を導入する。本来であれば既に発表されてしかるべきだった第4世代Xeon Scalable Processorとして発表される予定Sapphire Rapidsでは、IntelがEMIB(Embedded Multi-die Interconnect Bridge)と呼んでいる2.5Dのパッケージ技術が導入され、4つのダイが1つのパッケージに実装されている。
また、2020年に第10世代Coreとして発表されたLakefieldでは、Foverosと呼ばれている3Dのパッケージ技術が採用されており、来年Intelがおそらく第14世代Coreとして投入することになるMeteor Lakeでも採用されることが既に明らかにされている。
既に製品も導入を始めているIntelは、こうしたEMIB(2.5D)やFoveros(3D)を、Intelがファウンドリとして他社に対して受託製造を行なうIFS(Intel Foundry Services)でも、顧客へのメニューとして提供する計画だ。つまり、IFSの前工程でウェハを製造する顧客(例えば、既にQualcommなどがその顧客になることが明らかにされている)に対して、後工程(前工程で製造したウェハをダイに切り出してパッケージに封入する工程のこと)でEMIBやFoverosの技術を提供するということだ。
TSMCはパッケージ技術を開発する研究開発センターを日本に設置、素材メーカーが集中しているから
同じことは、AMDが利用しているファウンドリの最大手TSMCでも計画されている。TSMCは日本のつくば市にそうした後工程のパッケージ技術を開発する研究所を開設することを明らかにしている。
TSMCは2Dのパッケージ技術であるCoWoS、3Dダイスタッキング技術であるInFO(Integrated Fan-Out)、3D混載技術のSoIC(System on Integrated Chips)などの「チップレット」技術を顧客に対して提供している。
TSMCがそうしたパッケージ技術を開発する研究開発センターを日本に設立したのは、日本に前工程や後工程に必要な素材を提供する素材メーカーが集中しているからだ。
例えば、来年(2023年)の1月にResonac(レゾナック)にブランド変更する予定の昭和電工はその代表と言える。昭和電工は旧日立化成(現昭和電工マテリアルズ)と1月に会社統合を行なう予定になっており、その新社名がResonacとなる。新しいResonacの強みは後工程にあり、実は後工程の売上では圧倒的に世界1位となっている。
11月1日に同社が東京で行なった報道関係者向けの説明会で、昭和電工株式会社 取締役 常務執行役員 最高戦略責任者 真岡朋光氏は「後工程は半導体の素材事業の中でこれまではあまり注目されていなかった。しかし、前工程の線幅の微細化がスローダウンする中で、今後高機能化の手段として後工程が大きな注目を集めている」と述べ、ファブレスの半導体メーカーやファウンドリといった同社の顧客から後工程の素材に関して受ける相談が増えていると述べている。
真岡氏によれば「後工程が複雑になることで、より多くの素材が利用されるようになり、今後より需要が増えていくと考えている」とのことで、同社が世界1位としているダイボンディング材料、感光性フィルム、同張積載板などの需要が増えていくと考えているという。
そうしたResonacのような素材メーカーは日本に多く、それが、TSMCが日本に後工程の研究開発センターを設置した理由となる。
ムーアの法則がスローダウンする中で、「チップレット」は新しい金の卵に
このように、半導体産業全体が後工程に投資を行なっている背景には、昭和電工の真岡氏が指摘しているように前工程、つまりウェハの微細化がスローダウンしているからということがある。Intelの名誉会長でもある創業者のゴードン・ムーア氏が提唱した「ムーアの法則」は、「18カ月～2年で半導体の性能(より厳密に言うとトランジスタ数)が2倍になる」という経済法則なのだが、前工程の製造技術の進化は、明らかに2年で2倍にはなっていない。
製造技術の微細化は徐々に難しくなってきており、物理的な限界をどこかで迎えることになることは明らかだが、実のところ20年前からそう言われてきて、それでも新素材などの開発によりまだ進化し続けているのもまた事実だ。それでも2年で2倍を実現していた以前に比べるとスローダウンしている、それが現状となる。
そうした中で、パッケージ技術の2D、3D化(AMD的な言い方をすればチップレット)が半導体産業にとって「新しい金の卵」であることは明らかで、素材メーカー、ファウンドリ、そしてAMDのようなファブレスの半導体メーカーも含めて、今血眼になって開発している技術なのだ。
そうした今1番のホットトピックである「チップレット」をAMDがいち早くGPU戦争に持ち込んだ意味は決して小さくない、筆者はそう考えている。