後藤弘茂のWeekly海外ニュース
IntelがISSCCで15コアのIvytownやHaswellのFIVR技術などを発表
（2014/2/13 06:00）
15コアの最大規模のIntelサーバーCPUが登場
毎年開催される半導体カンファレンス「ISSCC (IEEE International Solid-State Circuits Conference)」で、今年(2014年)はIntelが論文の数で目立った。Intelは昨年(2013年)のISSCCにはほとんど論文を出さなかった。そのため、Intelが秘密主義に入ったのかと懸念されたが、今年は打って変わって大量の論文を出して存在を示した。その中で、製品に関連する論文だけでも目立つものがいくつもあった。
まず、Intelは、15コアの最高峰のサーバーCPU「Ivytown (アイビータウン)」の概要をISSCCで明かした。Ivytownは、15個の「Ivy Bridge (アイビーブリッジ)」コアを搭載するハイエンドサーバーCPUで、Intelの22nm FinFETプロセスで製造される。各コアが2スレッドのマルチスレッディングを行なうため、チップ全体で30スレッドのスレッド並列性となる。
Ivytownはダイサイズが541平方mmでトランジスタ数が43.1億のモンスターチップ。オンダイのL3キャッシュSRAMは37.5MB、3チャネル60レーンのチップ間インターコネクト「QPI (QuickPath Interconnect)」と、合計で40レーンのPCI Express、4レーンの「DMI (direct media interface)」を備える。また、DRAMインターフェイスは2,677Mtpsの「voltagemode single-ended (VMSE)」として実装し、「Memory Extension Buffer (MXB)」でDDR3 DIMMを接続する。VMSEは4チャネルで、実効メモリ帯域は75GB/secになる。
Intelは「Sandy Bridge (サンディーブリッジ)」以降はモジュラー設計を採っており、簡単な設計変更でCPUコア数などを増減できるようにした。Ivytownでは、その思想をサーバーCPUにも拡張。完全なモジュラー設計で、15コアのデザインだけでなく、10コアと6コアのチップも少ない労力で派生させることができたという。さらに、コアを一部無効にすることで、12、8、4コアのバージョンも派生させているという。
チップ内部は、Ivy Bridge CPUコアと2.5MBのLL(ラストレベル)キャッシュスライスがペアとなって、内部インターコネクトのリングバスに接続されている。リングバスがCPU+キャッシュのペア群と他のユニットを接続している。15コアを効果的に接続するために、リングバスは3つの片方向リングで構成されている。リングのオペレーションも動的に変化させることができる。
Ivy Bridge系なので、CPUコア群への供給電圧はVccGVの1系統。高負荷で高い電圧で動作するコアがあれば引きずられる。PLLはコア群に対して3系統に分かれる。
HaswellのeDRAMソリューションの技術
ISSCCでIntelは、これまで明確に公開されていなかった、eDRAMソリューションの概要と、「完全統合型電圧レギュレータ(FIVR:Fully Integrated Voltage Regulator)」の概要も明らかにした。
IntelはPC向けの「Haswell (ハズウェル)」だけで8種類もの異なるダイを派生させている。最上位となる「4+3」つまり、4CPUコア+最大構成のGPUコアのソリューションでは、メモリ帯域を必要とするGPUコアのために、eDRAMチップをMulti-Chip Package (MCP)に内蔵している。ISSCCではHaswellのセッションでeDRAMとCPUを接続するOn Package I/O (OPIO)などの概要が明らかにされた。
OPIOはシングルエンデッドの超低電力インターフェイスで、3.2GHzクロックの両エッジを使うことで6.4Gtpsの転送レートを実現している。片方向で64-bitのインターフェイスは16-bitずつのクラスタとなっている。合計でメモリ帯域は102.4GB/secと膨大だが、インターフェイスの消費電力はわずか1Wに抑えられている。データ当たりのエネルギーは1.22pj/bに過ぎない。
IntelはISSCCでeDRAMチップの発表も別に行なった。eDRAMの技術概要自体は、昨年6月の「VLSI Symposium (2013 Symposium on VLSI Technology and Circuits)」での発表とほぼ同じ。ロジックとの混載を前提に開発されたeDRAMで、metal-insulator-metal (MIM)キャパシタを使う。22nmトライゲートFinFETプロセスだが、DRAMのメモリ密度が22nmのDRAM相当というわけではない。
メモリセルのサイズは0.029平方mmで、メモリ密度は17.5M-bit/平方mm。128M-bitのマクロで構成されており、Haswellに採用したのは1G-bit(128MB)容量のeDRAMチップ。eDRAMチップ自体のダイサイズは77平方mmで、動作電圧は1V、電力はHaswell側のFIVRから供給される。
明らかになったHaswellの電圧レギュレータの実装
HaswellのFIVRの実装については、これまでコンバータはオンチップで、インダクタコイルがチップ外にあるとしか公開されていなかった。しかし、今回のISSCCではより具体的な内容が公式に明らかにされた。IntelがHaswellに採用したのはパッケージトレースインダクタで、CPUのサブストレートの内部のトレースをインダクタとして使っている。
FIVRでは電圧レギュレータを内蔵したため、バックスイッチの速度が140MHzと非常に高くなった。そのため、インダクタも容量が小さくて済むようになり、パッケージ内のインダクタでサポートできるようになったという。例えば、0Vから0.8Vへの立ち上げはわずか0.32μsで可能だという。Haswellが時間的にも細粒度で電圧を切り替えているために、省電力化が実現できていることが明らかにされた。
ちなみに、ISSCCではIBMもオンダイでの電圧レギュレーションの技術を発表している。電圧レギュレータの統合が、省電力技術の焦点になりつつあることがわかる。
Intelはこのほかにも重要な発表をいくつもISSCCで行なっている。特に、22nmのメニイコアアーキテクチャの「Networks-on-Chip (NoCs)」の試作チップのインターコネクト技術などが目立つ。
