イベントレポート
ついに明らかになった3D XPointメモリの正体。外部企業がダイ内部を原子レベルで解析
～相変化メモリとオボニックスイッチで構成
2017年8月15日 12:47
3D XPoint(スリーディークロスポイント)メモリの正体がついに明らかになった。記憶素子技術は「相変化メモリ」、セル選択スイッチ(セレクタ)技術は「オボニックスイッチ」である。といっても、3D XPointメモリを共同開発したIntelとMicron Technologyの公式発表ではない。シリコンダイの解析サービス企業であるTechInsightsが、IntelのSSD「Optane」に搭載していた3D XPointメモリのシリコンダイを取り出し、内部を原子レベルで解析した結果である。
3D XPointメモリは、約2年前の2015年7月28日(米国時間)にIntelとMicron Technologyが共同で、「革新的な不揮発性メモリ」として華々しく発表した不揮発性メモリ(Intel-Micron連合が発表した“革新的な”不揮発性メモリ技術の中身参照)である。シリコンダイ当たりの記憶容量は128Gbit(16GB)で、当時のDRAM製品のシリコンダイ当たり記憶容量に比べて16倍と大きく、当時のNANDフラッシュメモリ製品のシリコンダイ当たり記憶容量に匹敵していた。
記憶容量が当時のNANDフラッシュメモリに匹敵しながら、NANDフラッシュメモリの欠点である書き換え時間の長さとランダムアクセス読み出し時間の長さがともに解消されていた。ランダムアクセスのレイテンシ(遅延時間)が短く、スループット(データ転送速度)が高い。そして書き換え回数は、NANDフラッシュメモリよりもはるかに多いと発表されていた。
そしてなんといっても、IntelというPC業界を牽引する企業と、Micronという半導体メモリ大手のネームバリューが大きかった。製品実績のほとんどない半導体ベンチャー企業が製品化を発表するのとは、PC業界と半導体メモリ業界に与えるインパクトがまったく違う。
ただし、3D XPointメモリの実現技術はこれまで、いや、正確には現在に至るも、公式には発表されていない。わかっているのは2層のクロスポイント構造であることくらいである。
クロスポイント構造とは、ワード線とビット線が交差した微小な領域にメモリセル全体が収める構造のことである。記憶素子とセル選択素子(2端子素子で「セレクタ」と呼ばれる)を交差領域(クロスポイント)に積層することで、1個のメモリセルを構成する。NANDフラッシュメモリを除くと、もっとも高い密度でメモリセルアレイを実現できる構造だ。またクロスポイント構造は、2層あるいは4層にメモリセルアレイを積層しやすい構造として知られている。ちなみに、3D XPointメモリのメモリセルアレイは2層構造である。
20nmのCMOS技術で約200平方mmと大きなシリコンダイを製造
今年(2017年)に入ると、3D XPointメモリを搭載したSSD)が出荷され始めた(Intel Optane メモリーは、HDDキャッシュとしてどれだけ有用か参照)。TechInsightsはM.2型HDDキャッシュ向けにIntelが発売したSSD「Optane Memory」(Intel、HDDでのアプリ起動が5倍速くなる「Optane Memory」参照)を入手し、搭載してある3D XPointメモリを取り出してシリコンダイを分析した。
その結果が今回、明らかになった内容である。
公式発表ではないとはいっても、TechInsightsによるさまざまなシリコンダイの解析結果は半導体メモリ業界では高い信用を得てきた。3D XPointメモリの解析結果も、正確だと判断して良いだろう。
TechInsightsは分析結果の概要を、フラッシュメモリに関する世界最大のイベント「Flash Memory Summit(FMS)」(米国カリフォルニア州サンタクララ)で2017年8月8日の夕方(現地時間)に開催されたフォーラムセッション「Forum R-12: 3D XPoint: Current Implementations and Future Trends」において発表した。
シリコンダイは、20nmルールのCMOS技術で製造されていることが分かった。Micronは同じルールで最先端のDRAM製品を生産しているので、かなり微細なプロセス技術が3D XPointメモリにも適用されていることが分かる。
シリコンダイの外形寸法は16.16×12.78mm、ダイ面積は206.5平方mmであり、半導体メモリとしてはかなり大きい。シリコンダイの大きさからすると、製造コストは低くない。
記憶素子よりもセレクタに技術革新が隠れている
製造技術を詳しく見ていこう。初めはメモリセルアレイの概要である。メモリセルアレイは、第4層金属配線と第5層金属配線の間に形成した。1個のメモリセルは、セレクタの上に記憶素子(相変化メモリ)を重ねた構造である。
相変化メモリ(PCM)は、「カルコゲナイド」と呼ばれる合金が結晶状態(結晶相、電気的には抵抗が低い状態)とアモルファス状態(非晶質相、電気的には抵抗が高い状態)を加熱の仕方によって行き来する性質を利用したメモリである。PCMのカルコゲナイド合金として一般的なのは、「GST」と呼ばれるGe(ゲルマニウム)、Sb(アンチモン)、Te(テルル)の3元混晶である。3D XPointメモリも、GST合金をベースとしたPCMを記憶素子に採用している。
セレクタは前述の通り、「オボニックスイッチ(OTS:Ovonic Threshold Switch)」である。OTSはPCMと同様にカルコゲナイド合金を使うが、材料組成と電気的な性質はPCMと大きく違う。
電気的性質から先に説明すると、初期状態が高抵抗状態(オフ状態、かつアモルファス状態)にある。ここで外部から印加する電圧をじょじょに上げていくと、ある電圧(スレッショルド電圧)で突然、低抵抗状態(オン状態、かつ合金状態)に移行し、電流が一気に流れ出す。印加電圧をゼロにすると、OTSは再び高抵抗状態(オフ状態)に戻る。材料組成は、セレン(Se)とヒ素(As)、ゲルマニウム(Ge)、シリコン(Si)の4元混晶である。
OTSの歴史はかなり長い。発見は1960年代にさかのぼる。米国を代表する発明家Stanford R. Ovshinsky氏が発見したカルコゲナイド合金の重要な性質「オブシンスキー効果」にもとづく。オブシンスキー効果は、カルコゲナイド合金が結晶状態と非晶質状態の2つの状態を行き来するとともに、光学的な性質と電気的な性質が2つの状態を行き来することを示す。光学的には反射率が変化し、電気的には抵抗率が変化する。光学的な変化を利用したのが、「相変化ディスク」として知られる光ディスクである。電気的な変化を利用したのが、PCMとOTSである。
OTSは研究開発の歴史は長いものの、これまで、半導体集積回路で実用化された事例はたぶん存在しない。3D XPointメモリで、OTSが世界で初めて実用化されたと言える。OTSはスイッチとしての安定な制御と製造ばらつきの抑制が難しいと言われており、128Gbitと極めて大きな記憶容量のメモリでOTSを商用化できたのは凄いことだ。
高密度なセルアレイからの配線引き出しが製造コストの押し上げ要因に
続いて配線技術である。TechInsightsの分析によると、1層の多結晶シリコン(コバルトシリサイド)配線と、5層の金属配線(4層の銅(Cu)配線と1層のアルミニウム(Al)配線)、それからタングステン(W)のワード線とビット線で構成されている。単純に合計すると、7層の配線層数になる。この層数は半導体メモリとしてはかなり多く、製造コストの押し上げ要因となる。
5層の金属配線という層数は、半導体メモリとしてはかなり多い。配線層数が多くなるのは、クロスポイント構造の高密度なメモリセルアレイから、信号配線を引き出すためだと見られる。
ワード線とビット線のピッチは38.5nmと40nmでかなり狭い。微細加工技術としては、この部分に自己整合型ダブルパターニング(SADP)のArF液浸リソグラフィが導入されている。
クロスポイント構造のメモリセルアレイは、製造マスクの枚数を増やすことにもつながっている。メモリセルアレイ部分のマスク枚数は11枚。シリコンダイ全体でのマスク枚数は42枚に達する。この枚数も、半導体メモリとしてはかなり多い。
シリコンダイに形成された謎のダミーセルアレイ
さらに、シリコンダイのレイアウトをTechInsightsが分析したところ、興味深い事実がいくつか明らかになった。最初の興味深い事実は、ダミーのセルアレイ領域の存在である。長方形のダミーセルアレイ領域が本来のメモリセルアレイ領域に隣接して配置されていた。冗長セルアレイとしての役割り、テスト素子(TEG)としての役割り、などが考えられるものの、詳細は不明である。
もう1つの興味深い事実は、メモリセルアレイから外部へ信号を引き出す配線のレイアウトである。トップ電極と中間電極はメモリセルアレイの外へと引き出されており、かなりのシリコンダイ面積を占有している。これに対してボトム電極はメモリセルアレイから直下のCMOS周辺回路へと降ろされている。クロスポイント構造は極めて高密度なメモリセルアレイを実現できる半面、信号配線の引き出しには苦労している様子がうかがえる。
記憶密度はDRAMの3倍から6倍、3D NANDの約2割
2015年7月末に3D XPointメモリが発表されたとき、「記憶密度はDRAMの10倍」と公表されていた。実際にTechInsightsが比較したところ、10倍とまでは行かないものの、3倍から6倍と高い記憶密度を達成していることが明らかになった。
具体的には、Samsung Electronicsの18nm技術によるDRAMと比べて3.2倍、Micron Technologyの20nm技術によるDRAMと比べて6.6倍と高い記憶密度(シリコンダイのGbit/平方mm換算値)を実現していた。
一方、3D NANDフラッシュメモリに比べると、さすがに低い記憶密度にとどまっていた。具体的には、Samsung Electronicsが開発した48層TLC方式NANDフラッシュの24％、東芝-SanDisk(Western Digital)連合が開発した64層TLC方式NANDフラッシュの18％である。
量産開始後2年強は3D XPointメモリを赤字で作る
華々しく発表された3D XPointメモリだが、これまで述べたように製造コストはかなりのものになる。たとえば市場調査機関のObjective AnalysisはFlash Memory Summitで、量産開始後2年間以上は、赤字になるだろうとの予測を述べていた。Micron TechnologyそのほかのSSD製品では、3D XPointメモリは厳しい事業となる。
ただしIntelだけは別で、CPUという高額商品とセットで販売することによって3D XPointメモリによる赤字を相殺できるとする。たとえばCPUによる利益が50ドル以上あるので、3D XPointメモリによる赤字が10ドルあったとしても、トータルでは黒字になる。
3D XPointメモリ応用製品の出荷は、当初の予定よりも遅れている。SSD製品の出荷が始まったのは今年の前半のことだ。コンサルティング会社のMKW Ventures Consultingは、昨年(2016年)8月のFlash Memory Summitで発表していた市場予測を下方修正した。
昨年の8月には今年の3D XPointメモリの市場規模を3億ドルと予測していたが、今年のFlash Memory Summitでは市場規模を2億ドル以下に修正した。さらに来年(2018年)以降の市場規模予測も、2018年は前年予測の半分、2019年は前年予測の3分の2へと訂正した。
もともと新しいデバイスによる市場の立ち上がりは、ゆっくりとしたものである。フラッシュメモリでも初めから市場が急速に立ち上がったわけではない。
市場の立ち上がりが遅れている要因の1つに、3D XPointメモリを搭載したDIMM製品の市場投入が遅れていることがある。MKW Ventures Consultingは、DIMM製品の出荷は2018年に遅れると予測する。3D XPointメモリの高速性を最大に活かせるとされるDIMM製品の開発遅れは痛い。
このほか、3DXPointメモリのクロスポイント型メモリセルアレイを現在の2層から、倍の4層に増やした大容量品の開発が業界ではささやかれていた。原理的にはシリコンダイ当たりの記憶容量は256Gbitと2倍になる。この「第2世代品」とでも呼ぶべき3DXPointメモリが登場するのは、2017年末から2018年になると業界では期待している。