半導体チップの不良とは通常、壊れたらその状態が続くことを意味する。例えば静電気放電によるパルス状の電流がトランジスタの絶縁を破壊したり、長時間の通電によって配線の金属原子が移動して配線抵抗の異常な上昇やオープン状態が出現したりする。

　これに対して、半導体チップが壊れたわけではないのに、不良が発生することがある。メモリのデータが書き換えられていたり、フリップフロップの論理値が反転していたりする。ただし、データが書き換えられていたメモリセルに異常があるわけではなく、論理値が反転したフリップフロップそのものにも異常はない。データを再度書き込めば正常に動作するし、フリップフロップも再度動かせば何事もなかったかのように正常に機能する。このような一過性の不良、ハードウエアに異常が見られない不良モードをソフトエラーと呼ぶ。

　半導体チップにソフトエラーを発生させる原因としてよく知られているのは、アルファ線と中性子線である。アルファ線の正体はヘリウムイオン。ヘリウムイオンはプラスの電荷を持つので、半導体チップに突入すると信号電位の反転を引き起こす。中性子線の正体は文字通り、中性子。電荷は持たないものの、半導体チップの原子と衝突することでイオン化を引き起こし、アルファ線と同様に信号電位を反転させる。

　ソフトエラーはいつ起こるか分からないし、発生しても痕跡が残らない。発生頻度は少ないものの、厄介な不良である。IRPSでもソフトエラーは重要なテーマであり、今回もソフトエラーのセッションが設けられた。その中から、本レポートでは2件の講演概要をご紹介しよう。

　最初に紹介するのは、SRAMの微細化トレンドとソフトエラー発生率の関係を調べたソニーの研究成果である(H.Kobayashiほか、講演番号2H.4)。講演では始めに、半導体チップにソフトエラーを引き起こしてきた要因の推移を説明した。

　半導体チップのソフトエラーは'78年に始まった。アルファ線によるソフトエラーがこの年のIRPSで報告されたのである。半導体パッケージの樹脂からアルファ線が発生し、DRAMの記憶データ(ビット)を反転させることが明らかになった。'80年代はソフトエラーと言えば、アルファ線ソフトエラーのことを意味した。

　'90年代に入ると、宇宙線由来の中性子線が注目されるようになった。大気圏外から地球の大地に向かって降り注いでくる中性子線が、DRAMとSRAMのビット反転を起こす。大気の厚みは中性子線の遮蔽物でもある。地上よりも高地、高地よりも航空高度で中性子線の脅威が問題となった。

　2000年代に入ると、熱中性子線が問題視され出した。熱中性子線は半導体チップへの突入速度が(中性子線としては)緩やかで、半導体チップ中のボロン(B)と衝突して大量のアルファ線を発生させる。半導体製造工程でボロンを入れた絶縁膜が使われていたため、大きな問題となった。

　ボロンを入れた絶縁膜はその後、180nm以降のプロセスでは使われなくなった。現在では再び、宇宙線由来の中性子線がクローズアップされるようになっている。

過去にソフトエラーを引き起こしてきた要因の推移

　続いて、要因別のソフトエラー発生率と電源電圧の関係に言及した。電源電圧の低下に伴ってソフトエラーは起こりやすくなる。ただし、要因によって起こりやすさの変化に違いがある。宇宙線由来の中性子線によるソフトエラーの発生率は電源電圧の低下とともに緩やかに上昇していくのに対し、アルファ線によるソフトエラーの発生率は電源電圧の低下とともに急速に上昇していく。

要因別のソフトエラー発生率と電源電圧の関係

　それからSRAMチップを使ってアルファ線ソフトエラーと中性子線ソフトエラーの発生率をテストした結果を報告した。実験に使ったのは180nm技術のSRAMチップ、130nm技術のSRAMチップ、90nm技術のSRAMチップである。製造技術が微細化するとともに、アルファ線ソフトエラーの発生率は上昇し、中性子線ソフトエラーの発生率は低下する傾向を示した。

SRAMの製造技術とソフトエラー発生率の関係。実際のSRAMチップを使って測定した結果である

　さらに、シミュレーションによって65nm技術と45nm技術のSRAMチップにおけるソフトエラー発生率を推定した。アルファ線ソフトエラーの発生率は90nm技術に比べると65nm技術では低下し、45nm技術ではさらに下がる。中性子線ソフトエラーの発生率は90nm技術に比べると65nm技術では低下するものの、45nm技術では上昇する。45nm技術で中性子線ソフトエラーの発生率が上昇するのは、中性子線によって水素イオン(プロトン)が生成されることが影響するという。

SRAMの製造技術とソフトエラー発生率の関係。実際のSRAMチップを使って測定した結果と、シミュレーションによって推定した結果の両方を示した

　次に紹介するのは、組み合わせ論理回路のソフトエラー発生率を調べた結果の報告である。32nmと微細な技術で製造した組み合わせ回路での測定結果を、Intelが発表した(B. Gillほか、講演番号2H.3)。

　論理回路は大別すると、順序回路と組み合わせ回路に分かれる。順序回路とは、内部の状態が保持されており、外部からの入力と内部の状態によって出力が決まる論理回路のこと。代表的な順序回路には、フリップフロップやラッチ、カウンターなどがある。組み合わせ回路とは、外部からの入力だけによって出力が決まる論理回路のこと。代表的な組み合わせ回路には、インバータやNORゲート、NANDゲートなどがある。

　順序回路と組み合わせ回路をソフトエラーの起こりやすさで比較したとき、圧倒的にエラーが起こりやすいのは順序回路だとされている。内部状態を保持しているので、アルファ線が衝突したら保持していた論理値は簡単に反転してしまう。SRAMでソフトエラーが起こりやすいとされているのは、メモリセルがフリップフロップで構成されているためである。

　これに対して組み合わせ回路では、アルファ線または中性子線の衝突は入力信号に対するスパイク状の雑音として現れる。偶然に入力信号の位置とアルファ線または中性子線の突入個所が近接すると、誤った出力が引き起こされる。このため、組み合わせ回路ではソフトエラーが発生しにくい。

組み合わせ回路に荷電粒子（アルファ線または中性子線）が衝突したときの様子

　ただし半導体製造技術の微細化に伴う回路の高密度化により、組み合わせ回路でもソフトエラーの発生率が高まるとの指摘が過去になされてきた。2002年には、例えば50nm技術の時代には組み合わせ回路のソフトエラー発生率はSRAMなみに上昇するとの学会論文が発表されたりしている。

　現在はマイクロプロセッサに代表される論理回路チップは、45nm技術が量産技術の最先端となっている。そして次には32nm技術の量産が控えている状況だ。32nm技術の組み合わせ回路でソフトエラーに対する強さを調べることには、重要な意味があると言える。

　結論から先に言ってしまうと、Intelは「微細化によって組み合わせ回路でソフトエラーが起こりやすくなる」との指摘には懐疑的である。そして実験結果も、その疑いを裏付けるものとなった。組み合わせ回路のソフトエラー発生率は、順序回路のソフトエラー発生率の10%未満に過ぎなかったのである。

　実験用に試作した組み合わせ回路は、前段が偶数段(6段または10段)のインバータチェーンになっており、2本のインバータチェーンを後段のXORゲートでまとめ、2本のXORゲート出力を後段のNANDゲートに入力し、3本のNANDゲート出力をさらに後段のNORゲートに入力する、という構成である。合計すると12本のインバータチェーンと、6個のXORゲートと、3個のNANDゲートと、1個のNORゲートがある。なお最初のインバータの入力は、接地してある。

実験用に試作した組み合わせ回路

　試作した組み合わせ回路の動作周波数は、75MHz～1.4GHzと広範囲に変えている。電源電圧は0.75Vと0.95Vの2種類である。アルファ線によるソフトエラー発生率の測定では、クロック周波数に比例してソフトエラー発生率が上昇した。クロック周波数の向上とともに組み合わせ回路のソフトエラー発生率が上がることは以前から指摘されており、実験結果もこれを裏付けるものとなった。電源電圧0.75Vと0.95Vの違いがソフトエラー発生率に与える影響はかなり大きく、0.75Vでのソフトエラー発生率は0.95Vでの3倍強になっている。

アルファ線ソフトエラー率と動作周波数、電源電圧の関係

　中性子線ソフトエラーについてはアルファ線ほど詳しくは調べられなかった。ソフトエラーの発生率そのものはアルファ線よりも高く、電源電圧0.95Vのときにアルファ線の2.5倍のエラー発生率となっている。

　ソフトエラー対策といえば過去は、DRAMとSRAMだけが対象とされていた。マイクロプロセッサを始めとする論理回路チップでは、大容量キャッシュメモリ(SRAM)を除くとソフトエラーは無関係であるかのようにみられてきた。しかしDRAMで始まったソフトエラー対策はSRAMに広がり、最新チップでは論理回路にも波及してきた。ソフトエラーの考慮が、最先端の大規模チップ開発では必須の項目となるだろう。