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キャッシュ1.28GB、最大256コアのバケモノ級CPU「Diamond Rapids」の全貌
2026年8月26日 12:23
驚異の1.28GBの容量を持つラスト・レベル・キャッシュ(LLC)を搭載し、それだけでOSが動きそう。しかもコアは256基だ。Intelは8月25日(米国時間)、そんなバケモノ級のスペックを持つ次世代のデータセンター向けXeon CPU「Diamond Rapids」の概要をHot Chipsで発表した。
Diamond Rapidsも最新の3D Meshでタイルを結ぶ
Diamond RapidsはIntelの次期データセンター向けCPUだ。演算を司る「Compute Building Block」と、メモリバスおよびI/Oを司る「ファブリックハブ」を分けてバスで結ぶ「Fan-out Fabric」アーキテクチャを採用し、高いスケーラビリティを持つのが特徴だ。
Xeonシリーズはこれまで高いスケーラビリティを獲得するために、バスで多くの変遷を辿ってきた。HaswellやBroadwell世代(Xeon)ではモノリシックダイでスケーラビリティを高めるため、リングバスを採用することでコア数の増減に対応してきた。Skylake世代からIce Lake世代(第1～第3世代Xeonスケーラブル・プロセッサー: Xeon SP)まではメッシュバスを採用してきたが、モノリシックダイを継承していた。
これが大きく変わったのはSapphire Rapids(第4世代Xeon SP)で、同じ機能を持つダイを複数、同一のチップ上に封止することで拡張性を得たタイルベースパーティションとなった。ダイとダイの間はEMIBで接続する、いわばチップレットの形となった。
ただ、この時点ではチップレットのメリットを享受できない。というのも、チップレットは本来、高価だが最先端プロセスを必要とするロジック部と、安価なプロセスでできるI/O部分を分けて製造するコストバランスを図るものだが、同じ機能を持つチップをただ増やすだけのために使ったSapphire Rapids世代では、この恩恵を受けることはできない。
これをあるべき姿に変えたのがGranite Rapids/Sierra Forestで知られる「Xeon 6 with P-cores」および「Xeon 6 with E-cores」で、機能ごとにタイルが分割された。つまり、機能ブロックごとに最適なプロセスを使用して、製造コストを抑えることができた。
これをさらに一歩先に推し進めたのが、Clearwater Forestのコードネームで知られる「Xeon 6+」プロセッサ。ダイをパッケージ上の配線で結ぶだけでなく、ダイを垂直方向にスタックする3Dパッケージング技術を用いる。
具体的には、複数のCPUコアで構成されるコアチップレットを、垂直方向のバスにあたる「3DXbar」を介して、共有LLCやキャッシングエージェント/スヌープフィルタ/ダイ間インターフェイスを搭載したベースタイルの上に載せる。これらを「Compute Building Block(CBB)」として、メモリインターフェイスやI/Oを司る「ファブリックハブ」と水平方向に接続する。
この構造を採用する理由は明らかで、アクセスが頻繁なキャッシュとのデータのやり取りにかかるレイテンシとエネルギーを抑制するためだろう。パッケージ上の配線を通すよりも、垂直のほうが短く有利だ。着想と構造はAMDの3D V-Cacheと同じである。
Diamond Rapidsでもこの構造を継承する。コアチップレットとベースタイルを結ぶ垂直配線は「Hybrid Bonding Interface(HBI)」と呼ばれ、Foveros 3D Direct技術を利用する。一方ベースタイルとファブリックハブ間は「Die to Die Interface」で、基板上の銅配線(UCIe-S - 16G)で結ばれる。
コアチップレットは最新のIntel 18A-Pプロセスを採用
この結果、各タイルごとに最適なプロセスが選ばれた。コアチップレットは最先端の「Intel 18A-P」、ベースタイルは「Intel 3-T」、そしてファブリックハブタイルは「Intel 3」となっている。
このIntel 18A-Pは、コンシューマ向けで最新のPanther LakeことCore Ultraシリーズ3で採用されている「Intel 18A」の改良版。低電力、高性能デバイス向けの特性をさらに拡張し、オプションとして低抵抗を実現する「PowerBoost」と呼ばれるデュアルコンタクトオプションを提供する。
また、ULVTとLVTの間に第5のロジックVtオプションを追加。製造時におけるチップ性能のばらつきも33%改善した。数字上の改善としては、18%の電力低減、9%の性能向上、20～40%程度の熱抵抗低減、10～30%程度のVia抵抗低減を挙げている。
電力および熱管理のために電圧を制御するDVFSドメインは4つに分けられた。それぞれ「Core」、「CBB uncore」、「I/O」、「Memory」である。CoreとCBB uncoreでは、新たにL2キャッシュを保持しながらアイドルのステートを新設し、コアのターボクロックを重視するようになった。また、MR4ベースのメモリ熱管理、UXIとPCIe両方でのL0pのサポートなど、ファブリックハブの電力/熱管理も強化した。
再コンパイルだけで性能向上できるIntel APX拡張命令に対応
Diamond Rapidsは、1つのコアチップレットに最大16個のコアを内包している。1つのベースタイルの上にこのチップレットが4基載る形でCBBを形成し、1CBBで64コアを集積する。そして1つのパッケージで最大4つのCBBを搭載できるので、合計256コアを実現できる計算になる。
メモリは最大16チャネルとなっており、速度はDDR5なら最大8,000MT/s、MRDIMMなら最大12,800MT/s。このため、1.6TB/sという驚異的なメモリバス幅を実現できる。行列積アクセラレーションおよび高度のベクター命令セットのAMXおよびAVX 10.2命令に対応し、FP8/FP16/BF16をサポートすることで、AI処理もCPU上で行なえる。
また、PCIe 6.0を128レーン備えており、CXL 3.0やUPI 3をサポート。加えて、PCIe 4.0を8レーン搭載。セキュリティ機能やアクセラレーション機能としては、TDX、TDX connect、SGX、QAT、DSA、IAA、AMX、AVX-10をサポートする。
そして、Diamond Rapidsではついに、プログラムの再コンパイルだけで性能向上できる「Intel Advanced Performance Extensions(Intel APX)」が有効になるようだ。
Intel APXは2023年に発表された技術。仕組み自体は単純明快で、汎用レジスタを倍増させることで保持できる値を増やし、メモリとの間でデータを一時退避したり復帰させたりする処理を削減する。
また、演算の入力と出力で別のレジスタを指定できる3オペラント命令(NDD)を導入し、無駄なデータコピー命令を減らす。条件付き命令や64bitの絶対分岐をサポートすることで処理の無駄を減らす。また、新しいレジスタもXSAVEによるコンテキストスイッチをサポートするため、スレッド切替時のオーバーヘッドなどを削減できる見込みだ。
