後藤弘茂のWeekly海外ニュース
GPUアーキテクチャにも影響を及ぼすプロセス技術の問題
（2014/9/24 06:00）
GPUのアーキテクチャが稠密な配線ピッチを必要とする
NVIDIAの新パフォーマンスGPU「GeForce GTX 980(GM204)」は、製造プロセス技術に従来通りTSMCの「28HP」プロセスを採用した。20nmプロセスを採用しなかった理由の1つは、GPUが20nmでは、ダブルパターニングレイヤーを多数必要とするためだと説明した。
なぜGPUは稠密な配線を必要とするのか。それは、超並列プロセッサであるGPUでは、膨大な数の演算ユニットを膨大なレジスタや多バンクのメモリと結ぶために、膨大な配線を必要とするからだ。そのため、GPU設計は配線地獄とよく言われる。ローカル配線が非常に稠密であるため、GPUでは狭ピッチの配線メタル層を多数必要とする。今回のNVIDIAのGM204を見ても、非常に複雑な構成となっている。
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こうしたGPU設計の配線複雑性を、GPUのアーキテクチャ変革によって緩和しようとする試みは、過去にも何度もなされてきたが、うまく行っていない。例えば、AMDはATI時代に開発したRadeon HD 2900(R600)で、リングバスを導入してクロスバースイッチへの配線集中を抑えようとした。AMDは、その理由を配線設計を容易にするためだと説明していた。たが、このアプローチは性能面の問題から失敗し、次の世代からは階層型クロスバースイッチに戻したという経緯がある。
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特殊な配線層が必要になるGPU
このように、複雑な配線という問題を抱えるGPUは、対応できるプロセス技術オプションを必要とする。大手ファウンダリが、極めて稠密なピッチの配線オプションを用意しているのはこのためだ。実際、そうしたオプションを持たない(=GPU慣れしていない)ファウンダリにGPUを移植すると、極端にダイサイズが大きくなるなどの問題が生じている。
具体的には、GPUがダブルパターニングを使う配線層を最下のM1/M2/M3に限定したとする。その場合は、GPUは配線エリアのためにダイサイズが大きくなってしまう。つまり、ダブルパターニングの層の数を減らしてコストを抑えても、やはりダイ大型化でコストが上昇する。しかし、稠密な配線のためにダブルパターニングレイヤーを増やすと、その配線オプションのために、露光プロセスのコスト増が生じる。いずれにせよ、GPUでは、露光のコストが上がる今後は、微細化の経済的な意味が薄れるという課題を抱えることになる。
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こうした問題があるため、GPUにとっては20nmプロセスから先への移行は急峻な坂道となっており、プロセスの移行が難しい。上記の理由から、先端プロセスでは、CPUやモバイルSoCよりも、GPUの方がトランジスタ当たりのコストがアップしてしまう。
それでも、ダイサイズが限界に近づいているハイエンドGPUは、プロセスを微細化してトランジスタ当たりのダイエリアを減らす意味がある。こうしたハイエンドGPUは、GPUコンピューティング向けに相対的に高価格で売ることができる。そのため、ハイエンドMaxwellは、20nmで登場すると見られる。しかし、メインストリームから下のGPUにとっては、20nmに移行を急ぐよりも、当面は成熟した28nmプロセスを使い続けた方が経済的には有利となる。高性能GPUは分岐点で、NVIDIAはここで28nmを選択した。
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FinFETには利点がある
しかし、20nmのすぐ後に続くFinFET 3Dトランジスタの14/16nmプロセスになると、また話が違ってくる。この世代では、トランジスタがFinFETになることで、パフォーマンス/電力の大幅な改善を見込むことができる。GPUは電力効率も大きな問題であるため、FinFETの魅力は大きい。そのため、微細化によるコスト低減以外の付加価値で14/16nmに移行する意味が出てくる。
ただし、FinFET 3Dトランジスタになると、Finの加工でも微細な露光技術が必要となる。例えば、フィンピッチが最も狭いIntelの14nmプロセスは、Finの加工にスペーサを使ったマルチパターニング技術(Sidewall Image Transfer:SITまたはSelf Aligned Double Patterning:SADPと呼ばれる)を採用しているとIntelがIDF時に明かしている。Sidewall(側壁)を加工することで、LELE手法では実現できない微細パターンを露光する技術だ。SADPは各社フィンから採用すると見られている。
露光プロセスのコストが上がる傾向は、今後も長期的に続く可能性が高い。マルチパターニングの先にはEUVがあり、さらにコストが上がる。つまり、半導体Fabの中の工程中のコスト構造で、露光コストの占める比率がどんどん上昇して行く傾向にある。そのため、こうしたプロセス技術のコスト構造の変化が、今後のGPU設計に影響を与えて行く可能性もある。配線層の複雑度をできる限り抑える設計へ変わるかも知れない。
歩留まりも悪化する先端プロセスでのGPU
現在のGPUは、既に配線の稠密化の結果、メタル層の間を接続するビア(Via)の数が制約されてしまっている。ビアの生成工程は不良が発生しやすいため、40nmより前のプロセスでは、GPUベンダーは配線層間を結ぶコネクティングノード1個に付き、2つ以上のビアを設けていた。つまり、回路レベルで冗長性を持たせていた。2つ以上のビアがあれば、1つのビアに不良が発生した場合でも、接続は維持されその回路ブロックは動作できるため、冗長性で歩留まりの低下を防ぐことができる。
ところが、40nmからは微細化によって、配線があまりに稠密になりすぎてしまった。特にコンタクトを設置する面積が激減してしまった。そのため、コネクティングノードにつき1個のビアしか設けられないシングルビアが急増している。また、微細化に伴って、ビアホール自体がどんどん小さくなり、さらにビア同士のスペースも小さくなってしまった。そのため、ビアの生成は、技術的にますます難しくなっている。
こうした微細化による冗長性の低下は、配線が密なGPUでは至るところで発生している。そのため、現在の28nm以下のプロセスのGPUでは、ダイ上の欠陥密度の増大に対して脆弱になっている。つまり、現在では、あるプロセス世代のGPUは、前のプロセス世代と同じ欠陥密度であったとしても、冗長性の低下によって歩留まりが大幅に落ちる。この側面からも、今のGPUでは、欠陥密度の大きい立ち上げたばかりのプロセス技術は使いにくい。
歩留まり対策のために派生GPUが欠かせない
こうした40nm以降のプロセス技術の状況に対応して、現在のGPUでは、内部のGPUクラスタを一部無効にした派生品を多種ラインナップしている。例えば、16クラスタを備えていても、そのうち13クラスタまでしか有効にしないといった廉価版を積極的に設けている。これは、欠陥部分のあるクラスタを無効にすることで、出荷できるチップを多くするための手段だ。
この手法は以前からGPUでは定番だったが、今では回路レベルの冗長性の低下のために必須となっている。今回も、NVIDIAはGM204のラインナップに、16個のSMのうち3個を無効にしたGeforce GTX 970をラインナップしている。成熟している28nmプロセスでも、やはり歩留まりを考慮した派生品が必要になる。
こうした歩留まり対策はゲーム機のチップでも同様だ。例えば、PlayStation 4(PS4)はGPUコアに18個のCU(Compute Unit)を搭載していることになっているが、実際のCUは20ユニットだと見られる。2ユニット分を冗長性のために確保していると推測される。Intel関係者もGPUコア部分の歩留まりが非常にクリティカルだと語っていた。回路設計段階である程度の冗長性があるCPUに対して、GPUでは回路レベルで脆弱性が増していることが分かる。しかし、いくらでもコア数の調整が効く、GPUの柔軟な並列性がその難点をカバーしている。
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