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TSMCがISSCCで5nmプロセスまでのプロセス技術を展望
2017年2月8日 06:00
TSMCがISSCCでプロセス技術の今後を展望
5nmプロセスまでの半導体プロセス技術がどうなるのか。先端プロセスの状況を俯瞰する講演をTSMCが「ISSCC(IEEE International Solid-State Circuits Conference)」で行なった。TSMCは、CPUやGPU、SoCなどを製造するファウンドリ最大手。現在、先端ロジックプロセスで残っているのは、Intel、TSMC、Samsung、GLOBALFOUNDRIESの4社のみ。その中でファウンドリビジネスで最大であるTSMCが描く、先端プロセスの技術絵図は、重要な意味を持つ。
半導体回路技術の学会であるISSCC(サンフランシスコ、2月5～9日)では、基調講演にあたるプレナリセッションの一番手に、TSMCのR&Dを統括するCliff Hou氏(Vice President, R&D, TSMC)が登場。「A Smart Design Paradigm for Smart Chips」と題して、先端プロセス技術の動向を展望した。半導体回路設計を扱うISSCCで、プロセス技術だけにフォーカスしたプレナリセッションは異色だが、複雑化したプロセス技術への理解がそれだけ重要になったことを象徴している。
ファウンドリのプロセス技術は急激にノードの数字を下げつつある。TSMCは現在16nmプロセスを製造しているが、既に10nmプロセスのリスク量産を昨年(2016年)に開始しており、今年(2017年)は7nmプロセスを立ち上げる。その次の5nmプロセスも既に視野に入っている。Intelのプロセスロードマップだけを見ていると、14nmが遅れ、10nmの浸透もスローペースになる見込みで、微細化は急激にペースを落としているように見える。ところが、ファウンドリのロードマップでは、逆に微細化が加速しているように見える。
なぜ、ファウンドリのロードマップはこんなに急ピッチなのか。ムーアの法則が鈍化したというのは、ウソだったのか。TMSCのISSCCでの講演の一部は、こうした問に答えるものとなっている。
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プロセス微細化の指標が揺らいでいる
従来、プロセスの微細化の指標となるのは、デバイスのフィーチャサイズ。CPP(Contacted Poly Pitch)またはゲートピッチ(Gate Pitch)×Mx(Metal Pitch)、つまりゲートやポリの間隔と、もっとも狭いメタル(配線)の間隔だった。各社のロジックプロセスは、ほぼCPP×Mxの比率に沿ってノードの数字が付けられていた。つまり、あるメーカーの28nmプロセスは、同社の40nmに対して0.7x程度フィーチャサイズが小さくなる。
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しかし、現在は、ノードの数字とCPP×Mxは、乖離しつつある。各社とも、CPP×Mxをスケールダウンさせるだけでなく、ほかの要素で実質的にチップや回路のサイズを小さくしようとしている。また、エリアの縮小だけでなく、性能の向上と電力消費の削減も、微細化以外の要素で実現しようとしている。
TSMCはISSCCで、下のスライドを示した。ブルーのラインはロジックデバイスの密度、レッドのラインはスタンダードセルの効率(=密度)を示す。スタンダードセルは、半導体設計におけるレゴブロックのようなもので、GPUやCPUの多くの部分は、このスタンダードセルで作られている。TSMCのスライドにあるセルの効率は、一定の面積にどれだけスタンダードセルを詰め込むことができるかの密度を示す。
まず、ロジックデバイスのスケーリングでは、16nmから10nmではほぼ2倍に上がるが、10nmから7nmでは2倍に届かないことが分かる。これは、CPPｘMxのスケーリング指標では、10nmから7nmはノードの数字が示すほどシュリンクしていない可能性を示している。
さらに、10nmそして7nmでは、スタンダードセルの密度も落ちている。そのため、何もしなければ、一定の面積に詰め込むことができるスタンダードセルの数があまり増えずに、スケーリングがかなり鈍化してしまうことになる。簡単に言えば、16nmから10nm、7nmへと移行しても、チップのダイサイズは期待したほど小さくならず、製造コストが下がらないことになる。
IntelとTSMCが指向するスタンダードセルの構造改革
そこで、TSMCはスタンダードセルの構造自体を変えることで、この問題を解決するという。通常のスタンダードセルは、PG(Power-Ground)のパワーレイルを敷いて、PGレイルの間にロジック回路を詰め込む。これまでは、VddとVss(GND)のパワーレイルの部分は、ロジック回路を配置できない部分となっていた。しかし、スタンダードセルの構造を変えて、PGとセルをオーバーラップさせてしまえば、スタンダードセルのサイズはPGの分だけ小さくできる。
TSMCはこうしたスタンダードセルの構造の改革によって、セル密度を上げて、実質的なロジックチップの密度を上げることができるとしている。もっとも、この種のセル設計は、TSMCが最初に始めたことではない。Intelが、既に同社のスタンダードセルでパワーレイルとセルがオーバーラップする設計を行なっている。Intelは、このようにスタンダードセルの設計を変えることで、CPP×Mxでのスケールダウンよりもさらにロジックの密度を上げるとしている。Intelは、プロセスしたウェハのコストが上がっても、ロジック密度をより上げることで相殺できると主張している。今回のTSMCの発表は、同じことが同社にもできると、Intelに対して答えたとも言える。
こうしたスタンダードセル設計の改革は、何を示すのか。答えは簡単だ。従来のスケーリングの指標である「CPP×Mx」だけで、プロセスの微細化を図る時代は終わった。今後は、スタンダードセル設計など、ほかの要素も考慮して微細化を考えなければならない。そして、そうした要素を込みで考えると、現在のファウンドリのノードの数字は妥当であり、ノードの数字が進む微細化のペースも維持されるということになる。
ただし、スタンダードセルを開発しているARMは、こうしたファウンドリの高密度スタンダードセルは、密度を上げることができるが設計上は使いにくいと指摘する。ARM自体は従来型のスタンダードセルを提供すると昨年10月のARM Techconで説明していた。
TSMCのHou氏はこのほかにもISSCCでスタンダードセルとPGグリッドの設計について言及した。IRドロップの電圧降下を抑えるためにバーチカルのPGラインを2重にする設計。PGラインを2重化することでvia本数を増やす。これは、セルのシュリンクとは逆の方向だが、設計の安定性を高める。
7nmプロセス以降の大きな問題となる配線抵抗
プロセスの微細化では、ロジックの密度向上だけでなく、性能の向上と電力の削減も重要だ。そして、今後のプロセス技術では、配線が最大のボトルネックとなる。TSMCのHou氏は、ISSCCのプレナリセッションで、7nm以降のプロセスでは配線抵抗がクリティカルになるという見方を示した。
10nmから先のプロセスでの配線抵抗の問題は、半導体業界で大きな課題とされている。配線層の微細な配線には、現在銅が使われている。銅はシリコンをコンタミネート(汚染)するため、配線は「バリヤ(Barrier)」層で囲まれており、さらに「ライナ(liner)」層が囲っている。バリヤとライナは、これまでは同じ材料で、厚みが変わらなかった。
そのため、現在は、配線が細くなっても、バリヤとライナの厚みが変わらないため、その内側の配線部分がどんどん細くなる傾向にある。7nmになると、バリヤとライナのために配線自体が危機的なほど細くなり、抵抗が激増する。TSMCによると、7nmでは16nm世代より配線抵抗が3倍に増え、5nmになると、さらに7nmの3倍に抵抗が増えるという。つまり、5nm世代の配線は、16nm世代より9倍も抵抗が大きくなる。
結果として、まず、トータルの回路ディレイ(遅延)のうち、配線ディレイの占める割合がどんどん高くなる。5nm世代では、配線ディレイの比率は40%にも達すると見られている。言い換えれば、トランジスタディレイよりも、配線ディレイが支配的となり始める。こうなると、例えば、CPUのオーバークロッキングで電圧を上げてトランジスタのスピードを速くしても、電圧向上でも速くならない配線のために、チップのクロックが上がらない、といった問題が生じる。
この問題の解決策としては、バリヤとライナへの新材料の導入や、配線材料自体の変更など材料面でのアプローチがある。TSMCは別な解決策として、垂直方向の配線へと逃す「Via Pillar Insertion」を提案した。半導体プロセスの配線層は、下層のM1からM3あたりが非常に細く、中層以上になると配線が太くなる。そのため、ある程度離れた配線は、下層の配線層で接続するよりも、いったん上の配線層へと繋いで、中層の配線で接続した方が配線抵抗が少なくなる。
ただし、垂直方向に接続するビア(Via)も抵抗がある。そこで、TSMCはビアを2重にすることで垂直方向の抵抗を減らしてトータルの配線抵抗を減らすというアプローチを提案している。同じような説明は、ARM TechconでもEDAツールベンダーが行なっている。
TSMCは、このほかにも、FinFET時代になって問題となり始めたSRAMセルサイズの縮小のチャレンジへの対処や、TSMCがIoT向けに力を入れているしきい電圧に近いウルトラローパワープロセスに向けたSRAMセル、TSMCの切り札とも言える、「Fan-Out Wafer Level Package(FO-WLP)」技術の「InFO」を使ったロジックチップとメモリチップのインテグレーション「InFO-M」、そしてディープラーニングを応用することで設計最適化を行なうアプローチなど、さまざまな側面の技術開発を公開した。
