後藤弘茂のWeekly海外ニュース
ISSCCで明らかにされたAMD Zen CPUコアの実装
2017年2月9日 12:33
AMDのZenコアの実装が明らかに
AMDは、次期CPU「Ryzen(ライゼン)」のCPUコア「Zen(ゼン)」のベールをまた1枚はいだ。Zenについてはマイクロアーキテクチャの概要が明らかにされているが、今回、米サンフランシスコで開催されているISSCC(IEEE International Solid-State Circuits Conference)では、実際のシリコンチップへの実装が明らかにされた。
Zenは、今年(2017年)第1四半期にデスクトップ版の「Summit Ridge」が投入される。フルスクラッチでゼロから設計された完全な新アーキテクチャのCPUで、GLOBALFOUNDRIESの14nm FinFET 3Dトランジスタプロセス「14LPP」で製造される。シングルスレッドの性能と性能効率にフォーカスした設計で、IntelのSkylake世代のCPUコアと互角以上に戦えるとAMDは主張する。
Zenは回路設計やパッケージのレベルでもさまざまな新機軸が盛り込まれている。デジタルLDO(Low Drop-Out)ボルテージレギュレータにより、CPUコアはコア単位で個別に電圧が制御される。パッケージではダイの下に「RDL(ReDistribution Layer)」が導入されている。CPUコアは7平方mmとコンパクトで、4CPUコアと8MBのL3キャッシュで構成するCPUコンプレックス「CCX」のサイズも44平方mmと小さい。L3キャッシュはL2キャッシュアクセスを減らすためのL2キャッシュタグのコピーを持つ。配線層にはキャパシタ「MIMCap」を埋め込んでおり、電圧制御に使う。
CPUコアの写真も公開された。分岐予測/命令デコードの部分に多くのSRAMがある。内部命令マイクロOPをキャッシュするOPキャッシュと分岐予測のテーブル群だと見られるが相対的に量が多い。
AMDはISSCCのセッション「Zen: A Next-Generation High Performance x86 Core」で、Intelの14nm世代のCPUとの比較を行なった。Zenも14nmプロセスだが、プロセスのフィーチャサイズはIntel 14nmと大きく異なっている。Intelがゲートの間隔のCPP(Contacted Poly Pitch)では89%、配線間隔を示す1x Metal Pitchでは81%と小さい。つまり、Intelプロセスの方が密度が高い。SRAMセルサイズでもIntelの方が72%と小さい。にも関わらず、CPUコア4個と8MBのL3キャッシュのクラスタのサイズは、Intelの49平方mmに対してAMDは44平方mmと小さい。浮動小数点演算ユニットが小さいなどの理由もあるが、AMDの方が設計の複雑度が低いことも暗示されている。
CPUコア単位で電圧を制御するZen
Zenの実装で重要な点はデジタルLDO(Low Drop-Out)による電圧制御だ。オンボードのプラットフォーム電圧レギュレータ(VRM)から、CPUコアの最も高いVIDで入力されたコア電圧RVDDを、各コア毎に個別のVDDに落とし込む。CPU負荷に応じた最適な電圧と周波数となるため、電力効率が向上する。
Intelの統合電圧レギュレータとの違いは、プラットフォームVRMからの入力電圧が、VIDに応じて変化する点。最高VIDに合わせたRVDDから、高周波数のコアにはそのままVDDを、低周波数のコアにはダウンコンバートしたVDDを供給する。そのため、CPUが低電圧駆動時には、VIDも低くなるため、ダウンコンバートの幅が狭くて済む。もっとも、AMDの実装はリニアレギュレータであるため、そもそもコンバートできる電圧幅がある程度制約されていると見られる。
また、LDOでは電圧の急激な低下であるドループの対策も行なう。このほか、AMDはCPUコアに、動作周波数の上限を検知できるモニタを含め、各種センサーを導入、CPUコア毎に最適な動作周波数などを検知できるようにしている。
Zenのキャッシュ階層は、L3キャッシュがL2に対してエクスクルーシブとなっている。つまり、L2にキャッシュされた内容は、L3キャッシュには存在しない。そのため、キャッシュスヌープでは、L3をミスした場合、各CPUコアのL2キャッシュもスヌープしなければならない。そのスヌープトラフィックを軽減するために、ZenではL2のキャッシュタグの複製をL3にストアすることができる。
AMDはこれまでは、高性能コアと低電力コアの2系統に分けていた。しかし、Zenからは低電力から高性能までを同一マイクロアーキテクチャでカバーすることにした。そのため、CPUコアの低電圧駆動を可能にする回路を実装した。低電圧駆動ではSRAMが常に問題となるが、CPUコアのL1キャッシュにはワードラインブーストを導入して低電圧動作を可能とした。L2とL3は電圧プレーンをCPUコアと分けることで解決した。
Zenの最初の製品であるSummit Ridgeは、1個のダイに8個のCPUコアを搭載する。今回発表されたCCXは、4CPUのコンプレックスで、Summit Ridgeは2個のCCXを搭載する。2つのCPUコアコンプレックスの占めるダイエリアは88平方mmと、相対的に小さい。
Intelが広帯域チップ接続を可能にするEMIBを発表
ISSCCのプロセッサセッションでは、このほか、IntelやIBM、MediaTek、ルネサスなどの発表があった。Intelは今回、CPUではなく、FPGA(Field-Programmable Gate Array)の発表を行なった。ただし、FPGAでも、2.5Dパッケージソリューション「Embedded Multi-die Interconnect Bridge (EMIB)」にフォーカスした発表となっていた。
EMIBは、IntelのCPUも、近い将来に採用すると見られている技術だ。EMIBを使うと、チップ同士の広帯域接続が低コストに可能になる。Intelは、EMIBを使ってHBM系広帯域メモリをCPUで使えるようにすると見られている。そのため、今回のIntelのFPGAの発表は、Intel CPUの近未来の姿を予想する上で重要となっている。
EMIBでは小さなシリコン片をパッケージに埋め込み、マイクロバンプでのチップ間接続を可能とする。シリコン貫通ビア(TSV:Through Silicon Via)技術を使う大面積のシリコンインタポーザが不要であるため、低コストに広帯域接続が可能となる。今回は、EMIBを使ったFPGAの実装の概要が明らかにされた。チャネル間のアイオープンが示された。
現在、半導体業界は、HBM系などのハイスピードメモリを含めたチップ間広帯域接続のコストを下げる方法を模索している。シリコンインタポーザではなく、EMIBやRDLなどによる接続が有望視されている。それが実現すると、現在頭打ちになりつつあるGPUコアを内蔵したCPUの性能が、足かせを外され大幅に高性能化することになる。